JPH05302961A - Ｌｓｉに於けるテスト信号出力回路 - Google Patents
Ｌｓｉに於けるテスト信号出力回路Info
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- JPH05302961A JPH05302961A JP4045084A JP4508492A JPH05302961A JP H05302961 A JPH05302961 A JP H05302961A JP 4045084 A JP4045084 A JP 4045084A JP 4508492 A JP4508492 A JP 4508492A JP H05302961 A JPH05302961 A JP H05302961A
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- Japan
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- output
- signal
- test
- lsi
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 使用状態でのテストに必要なＬＳＩの外部接
続端子数を削減する。 【構成】 少なくとも１個のテスト信号出力端子１０
１，１０２と、少なくとも１個のテストモード信号入力
端子１１３，１１４と、テストモード信号入力端子１１
３，１１４からの信号を解読するデコーダ１１５と、デ
コーダ１１５の出力に応答してそれぞれが内部信号１０
５〜１０８，１０９〜１１２を選択しテスト信号出力端
子１０１，１０２から出力する少なくとも１個のセレク
タ１０３，１０４とを有するＬＳＩに於けるテスト信号
出力回路。
続端子数を削減する。 【構成】 少なくとも１個のテスト信号出力端子１０
１，１０２と、少なくとも１個のテストモード信号入力
端子１１３，１１４と、テストモード信号入力端子１１
３，１１４からの信号を解読するデコーダ１１５と、デ
コーダ１１５の出力に応答してそれぞれが内部信号１０
５〜１０８，１０９〜１１２を選択しテスト信号出力端
子１０１，１０２から出力する少なくとも１個のセレク
タ１０３，１０４とを有するＬＳＩに於けるテスト信号
出力回路。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ（Ｌａｒｇｅ Ｓ
ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に
於けるテスト信号出力回路に関する。
ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に
於けるテスト信号出力回路に関する。
【０００２】
【従来の技術】半導体技術，微細加工技術およびシステ
ム技術の著しい進歩により、一昔前には想像もできなか
った程、高集積度のＬＳＩが実現されている。たかだ
か、２．８ｃｍ×０．７ｃｍのセラミックケースの中に
３万ゲートもの電子回路を収容できるのである。この結
果、例えば、三角函数の計算をする演算プロセッサや１
６メガビットのメモリが一チップに搭載できることにな
った。
ム技術の著しい進歩により、一昔前には想像もできなか
った程、高集積度のＬＳＩが実現されている。たかだ
か、２．８ｃｍ×０．７ｃｍのセラミックケースの中に
３万ゲートもの電子回路を収容できるのである。この結
果、例えば、三角函数の計算をする演算プロセッサや１
６メガビットのメモリが一チップに搭載できることにな
った。
【０００３】しかし、このような高集積化の加速は、一
方ではＬＳＩの評価やテストを一層困難化している。す
なわち、複雑な演算を行なう多数の回路を高密度に収容
している一方では、外部接続端子の数の制限を免れない
からである。つまり、ユーザに利用できる外部接続端子
に現われる信号を測定するだけでは、上記多数の回路の
評価やテストが不可能である。ＬＳＩのパッケージング
前には、プローブによりＬＳＩ内部の所定個所の信号波
形を観測する手法を用いることは可能である。しかし、
この手法は、ユーザからのクレームがあった後の製品テ
ストなどパッケージング後のテストにはもともと利用で
きないだけでなく、ＬＳＩの高集積化に伴なう内部配線
の微細化の進行によりパッケージ前でも利用できなくな
ってきている。したがって、ＬＳＩ内部の所定部分にお
ける信号波形を外部端子で観測できるようなテスト信号
出力手段が必須である。
方ではＬＳＩの評価やテストを一層困難化している。す
なわち、複雑な演算を行なう多数の回路を高密度に収容
している一方では、外部接続端子の数の制限を免れない
からである。つまり、ユーザに利用できる外部接続端子
に現われる信号を測定するだけでは、上記多数の回路の
評価やテストが不可能である。ＬＳＩのパッケージング
前には、プローブによりＬＳＩ内部の所定個所の信号波
形を観測する手法を用いることは可能である。しかし、
この手法は、ユーザからのクレームがあった後の製品テ
ストなどパッケージング後のテストにはもともと利用で
きないだけでなく、ＬＳＩの高集積化に伴なう内部配線
の微細化の進行によりパッケージ前でも利用できなくな
ってきている。したがって、ＬＳＩ内部の所定部分にお
ける信号波形を外部端子で観測できるようなテスト信号
出力手段が必須である。
【０００４】従来技術によるこの種のテスト信号出力回
路の一つは、通常の外部接続端子の他に、ユーザには使
用できない複数のテスト信号出力端子を備える。これら
テスト信号出力端子はＬＳＩ内部の信号波形の観測を要
する所定の部分にそれぞれ接続してある。
路の一つは、通常の外部接続端子の他に、ユーザには使
用できない複数のテスト信号出力端子を備える。これら
テスト信号出力端子はＬＳＩ内部の信号波形の観測を要
する所定の部分にそれぞれ接続してある。
【０００５】従来技術によるこの種のテスト信号出力回
路の他の一つは、テストモード信号入力端子に供給され
たテストモード信号に応答して、ＬＳＩを通常動作モー
ドからテストモードに切り替え、テストモード期間だけ
通常の外部接続端子をテスト用信号出力に使用する。
路の他の一つは、テストモード信号入力端子に供給され
たテストモード信号に応答して、ＬＳＩを通常動作モー
ドからテストモードに切り替え、テストモード期間だけ
通常の外部接続端子をテスト用信号出力に使用する。
【０００６】
【発明が解決しようとする課題】上述した従来技術のう
ちの前者では、複数個のテスト専用端子を通常の外部接
続端子に追加してＬＳＩ表面に設けることを必要とし、
ＬＳＩの集積度を害するだけでなく、テスト信号の数に
応じて端子数の増加を要するという欠点がある。また、
後者では、テストモード期間中は通常信号を出力できな
いだけでなく、テストモード信号の構成によってはモー
ド切換所要時間が長くなるという欠点がある。
ちの前者では、複数個のテスト専用端子を通常の外部接
続端子に追加してＬＳＩ表面に設けることを必要とし、
ＬＳＩの集積度を害するだけでなく、テスト信号の数に
応じて端子数の増加を要するという欠点がある。また、
後者では、テストモード期間中は通常信号を出力できな
いだけでなく、テストモード信号の構成によってはモー
ド切換所要時間が長くなるという欠点がある。
【０００７】本発明の目的は、動作状態にあるＬＳＩの
所定部分の信号を、テストモードにおいて、上記動作状
態の通常の出力信号に影響を与えることなく、そのＬＳ
Ｉの外部に導くテスト信号出力回路を提供することであ
る。本発明のもう一つの目的は、動作状態にあるＬＳＩ
の所定部分の信号を、テストモードにおいて、上記通常
の出力信号に影響を与えることなく、また最低限の数の
テスト信号出力端子を通じてそのＬＳＩの外部に導くテ
スト信号出力回路を提供することである。
所定部分の信号を、テストモードにおいて、上記動作状
態の通常の出力信号に影響を与えることなく、そのＬＳ
Ｉの外部に導くテスト信号出力回路を提供することであ
る。本発明のもう一つの目的は、動作状態にあるＬＳＩ
の所定部分の信号を、テストモードにおいて、上記通常
の出力信号に影響を与えることなく、また最低限の数の
テスト信号出力端子を通じてそのＬＳＩの外部に導くテ
スト信号出力回路を提供することである。
【０００８】
【課題を解決するための手段】本発明のＬＳＩに於ける
テスト信号出力回路は、少なくとも１個のテスト信号出
力端子と、少なくとも１個のテストモード信号入力端子
と、この入力端子からのテストモード信号を解読するデ
コーダと、このデコーダの出力にそれぞれが応答してＬ
ＳＩ内部の所定の信号を前記テスト信号出力端子に選択
的に導く少なくとも１個のセレクタとを有する。上記テ
スト信号出力端子，テストモード信号入力端子，デコー
ダ，セレクタは、上記テストモード信号が印加されるテ
ストモード以外の通常動作モードでは非動作状態であ
り、通常の入出力信号は、通常の外部接続端子から出力
される。
テスト信号出力回路は、少なくとも１個のテスト信号出
力端子と、少なくとも１個のテストモード信号入力端子
と、この入力端子からのテストモード信号を解読するデ
コーダと、このデコーダの出力にそれぞれが応答してＬ
ＳＩ内部の所定の信号を前記テスト信号出力端子に選択
的に導く少なくとも１個のセレクタとを有する。上記テ
スト信号出力端子，テストモード信号入力端子，デコー
ダ，セレクタは、上記テストモード信号が印加されるテ
ストモード以外の通常動作モードでは非動作状態であ
り、通常の入出力信号は、通常の外部接続端子から出力
される。
【０００９】
【実施例】図１に示した本発明の第１の実施例のテスト
信号出力回路は、ＬＳＩ（図示していない）の表面に周
知の技術により形成されるが、ＬＳＩ本来の機能を司る
中核回路（図示していない）に比して極く小規模であ
る。
信号出力回路は、ＬＳＩ（図示していない）の表面に周
知の技術により形成されるが、ＬＳＩ本来の機能を司る
中核回路（図示していない）に比して極く小規模であ
る。
【００１０】本実施例は、２つのテスト信号出力端子１
０１および１０２と、２つのテストモード信号入力端子
１１３および１１４と、これら入力端子からのテストモ
ード信号を解読するデコーダ１１５と、このデコーダの
出力に応答してＬＳＩ内部の後述の所定部分からの内部
信号を出力ゲート１２４および１２５それぞれを通じて
前記出力端子に供給する２つのセレクタ１０３，１０４
とから構成される。
０１および１０２と、２つのテストモード信号入力端子
１１３および１１４と、これら入力端子からのテストモ
ード信号を解読するデコーダ１１５と、このデコーダの
出力に応答してＬＳＩ内部の後述の所定部分からの内部
信号を出力ゲート１２４および１２５それぞれを通じて
前記出力端子に供給する２つのセレクタ１０３，１０４
とから構成される。
【００１１】デコーダ１１５は、テストモード信号入力
端子１１３および１１４からの２ビットのテストモード
信号を解読して４つのデコード出力１１６〜１１９を発
生する。セレクタ１０３および１０４は、上記内部信号
１０５〜１０８および１０９〜１１２のうちの１つに現
われるＬＳＩの内部信号をデコード出力１１６〜１１９
に応答して、選択的に出力ゲート１２４および１２５経
由でテスト信号出力端子１０１，１０２から出力する。
テスト信号出力端子１０１および１０２とテストモード
入力端子１１３および１１４はテスト専用の端子であ
り、ＬＳＩの外部接続端子の一部である（ＬＳＩへの通
常信号の入出力用の外部接続端子は図示を省略してあ
る）。
端子１１３および１１４からの２ビットのテストモード
信号を解読して４つのデコード出力１１６〜１１９を発
生する。セレクタ１０３および１０４は、上記内部信号
１０５〜１０８および１０９〜１１２のうちの１つに現
われるＬＳＩの内部信号をデコード出力１１６〜１１９
に応答して、選択的に出力ゲート１２４および１２５経
由でテスト信号出力端子１０１，１０２から出力する。
テスト信号出力端子１０１および１０２とテストモード
入力端子１１３および１１４はテスト専用の端子であ
り、ＬＳＩの外部接続端子の一部である（ＬＳＩへの通
常信号の入出力用の外部接続端子は図示を省略してあ
る）。
【００１２】内部信号１０５〜１１２は、ＬＳＩ内部の
所定部分、例えば浮動小数点演算プに於けるMicro Code
ROM,Nanocode ROM およびException Decoder 内ＰＬＡ
などのテストを要する所定部分からの信号である（この
プロセッサの詳細については、例えば JOURNAL OF SOLI
D-STATE CIRCUITS,VOL.24,NO.5,OCTOBER1989,P.1326Fi
g.2 参照）。
所定部分、例えば浮動小数点演算プに於けるMicro Code
ROM,Nanocode ROM およびException Decoder 内ＰＬＡ
などのテストを要する所定部分からの信号である（この
プロセッサの詳細については、例えば JOURNAL OF SOLI
D-STATE CIRCUITS,VOL.24,NO.5,OCTOBER1989,P.1326Fi
g.2 参照）。
【００１３】この回路によるＬＳＩテストは、ＬＳＩの
動作状態で、並列２ビットのテストモード信号をテスト
モード信号入力端子１１３および１１４に印加すること
によって行う。この２ビットのテストモード信号に応答
して、デコーダ１１５はデコーダ出力１１６〜１１９の
いずれか一つを“１”にする。
動作状態で、並列２ビットのテストモード信号をテスト
モード信号入力端子１１３および１１４に印加すること
によって行う。この２ビットのテストモード信号に応答
して、デコーダ１１５はデコーダ出力１１６〜１１９の
いずれか一つを“１”にする。
【００１４】内部信号１０５〜１０８のうち“１”とな
ったデコーダ出力に対応する内部信号が出力ゲート１２
４を経てテスト信号出力端子１０１に出力する。
ったデコーダ出力に対応する内部信号が出力ゲート１２
４を経てテスト信号出力端子１０１に出力する。
【００１５】同様に、セレクタ１０４も、デコーダ出力
１１６〜１１９のうちの“１”となったものに対応する
内部信号を選択的に出力ゲート１２５を経てテスト信号
出力端子１０２に出力する。
１１６〜１１９のうちの“１”となったものに対応する
内部信号を選択的に出力ゲート１２５を経てテスト信号
出力端子１０２に出力する。
【００１６】セレクタ１０３は図２にその詳細を示すと
おり、デコーダ出力１１６〜１１９を制御信号入力端子
にそれぞれ受け、ＬＳＩの上記所定部分にそれぞれ接続
された並列接続の４つの３ステートゲート回路１２０〜
１２３で構成され、これらゲート回路の出力はワイヤー
ドオア（ｗｉｒｅｄ ＯＲ）されて出力ゲート１２４に
入力する。もう一つのセレクタ１０４も同じ構成を備え
ているので図示は省略する。
おり、デコーダ出力１１６〜１１９を制御信号入力端子
にそれぞれ受け、ＬＳＩの上記所定部分にそれぞれ接続
された並列接続の４つの３ステートゲート回路１２０〜
１２３で構成され、これらゲート回路の出力はワイヤー
ドオア（ｗｉｒｅｄ ＯＲ）されて出力ゲート１２４に
入力する。もう一つのセレクタ１０４も同じ構成を備え
ているので図示は省略する。
【００１７】３ステートゲート１２０〜１２３は、デコ
ーダ出力１１６〜１１９からの制御入力が“０”のとき
には内部信号１０５〜１０８に対して“ＯＦＦ”とな
り、“１”のとき“ＯＮ”となって、内部信号１０５〜
１０８の１つを選択的に出力する。
ーダ出力１１６〜１１９からの制御入力が“０”のとき
には内部信号１０５〜１０８に対して“ＯＦＦ”とな
り、“１”のとき“ＯＮ”となって、内部信号１０５〜
１０８の１つを選択的に出力する。
【００１８】上述のとおり、図１の実施例は、４個のテ
スト用端子、すなわち２個のテストモード信号入力端子
１１３および１１４と、テスト信号出力端子１０１およ
び１０２を付加することによって、動作状態にあるＬＳ
Ｉの８種類の内部信号をテスト信号出力端子で観測で
き、かつそれら内部信号のうち２つは同時に観測でき
る。
スト用端子、すなわち２個のテストモード信号入力端子
１１３および１１４と、テスト信号出力端子１０１およ
び１０２を付加することによって、動作状態にあるＬＳ
Ｉの８種類の内部信号をテスト信号出力端子で観測で
き、かつそれら内部信号のうち２つは同時に観測でき
る。
【００１９】図３に示した本発明の第２の実施例におい
て、第１の実施例と共通な構成部分は共通な参照数字で
示してある。同図にも明らかに示されるとおり、内部信
号２０２を直接に取り出すテスト信号出力端子２０１を
付加した点のみが第１の実施例と異なる。この構成はビ
ットレートの高い内部信号のテスト信号出力端子への直
接出力に適している。直接出力用のこのテスト信号出力
端子は必要に応じてさらに増やすことができるが、増や
した分だけＬＳＩの集積度を害することは上述のとおり
である。
て、第１の実施例と共通な構成部分は共通な参照数字で
示してある。同図にも明らかに示されるとおり、内部信
号２０２を直接に取り出すテスト信号出力端子２０１を
付加した点のみが第１の実施例と異なる。この構成はビ
ットレートの高い内部信号のテスト信号出力端子への直
接出力に適している。直接出力用のこのテスト信号出力
端子は必要に応じてさらに増やすことができるが、増や
した分だけＬＳＩの集積度を害することは上述のとおり
である。
【００２０】図４に示した本発明の第３の実施例におい
ては、セレクタ１０３と１０４との間のデコーダ出力１
１６〜１１９の授受を両者間の直接接続でなく、２つの
オア回路２０３および２０４によって行っている。すな
わち、オア回路２０３はデコーダ出力１１６と１１７の
オア出力２０５を、オア回路２０４はデコーダ出力１１
８と１１９のオア出力２０６をそれぞれセレクタ１０４
の制御入力端子に入力している点が異なる。
ては、セレクタ１０３と１０４との間のデコーダ出力１
１６〜１１９の授受を両者間の直接接続でなく、２つの
オア回路２０３および２０４によって行っている。すな
わち、オア回路２０３はデコーダ出力１１６と１１７の
オア出力２０５を、オア回路２０４はデコーダ出力１１
８と１１９のオア出力２０６をそれぞれセレクタ１０４
の制御入力端子に入力している点が異なる。
【００２１】この構成により、セレクタ１０４はデコー
ダ出力１１６または１１７が“１”のとき内部信号１０
９を、デコーダ出力１１８または１１９が“１”のとき
内部信号１１０をそれぞれ選択する。
ダ出力１１６または１１７が“１”のとき内部信号１０
９を、デコーダ出力１１８または１１９が“１”のとき
内部信号１１０をそれぞれ選択する。
【００２２】本実施例によれば、内部信号１０５または
１０６と内部信号１０９の組合せ、または内部信号１０
７または１０８と内部信号１１０との組合せを同時にテ
スト信号として選択出力できる。
１０６と内部信号１０９の組合せ、または内部信号１０
７または１０８と内部信号１１０との組合せを同時にテ
スト信号として選択出力できる。
【００２３】図５に示した本発明の第４の実施例におい
ては、テストモード信号が並列３ビットの信号で構成さ
れる。これに伴ない、３入力８出力のデコーダ２１２
と、８入力１出力のセレクタ２０８がデコーダ１１５と
セレクタ１０３および１０４の代わりに用いられてい
る。
ては、テストモード信号が並列３ビットの信号で構成さ
れる。これに伴ない、３入力８出力のデコーダ２１２
と、８入力１出力のセレクタ２０８がデコーダ１１５と
セレクタ１０３および１０４の代わりに用いられてい
る。
【００２４】セレクタ２０８はデコーダ２１２の８個の
出力２１３〜２２０のうちで“１”となった一つに応答
して、８個の内部信号１０５〜１１２のうちの一つを選
択的に出力ゲート２２１を経てテスト信号出力端子２０
７から出力する。この実施例は時分割方式のテストを許
容するビットレートの低い内部信号のとり出しに適して
いる。 図６に示した第５の実施例においては、テスト
モード信号入力端子２３０からのテストモード信号を受
ける１入力のデコーダ２３１の２つの出力２３２および
２３３が４個のセレクタ２２６〜２２９の各各の制御入
力端子にそれぞれ入力される。
出力２１３〜２２０のうちで“１”となった一つに応答
して、８個の内部信号１０５〜１１２のうちの一つを選
択的に出力ゲート２２１を経てテスト信号出力端子２０
７から出力する。この実施例は時分割方式のテストを許
容するビットレートの低い内部信号のとり出しに適して
いる。 図６に示した第５の実施例においては、テスト
モード信号入力端子２３０からのテストモード信号を受
ける１入力のデコーダ２３１の２つの出力２３２および
２３３が４個のセレクタ２２６〜２２９の各各の制御入
力端子にそれぞれ入力される。
【００２５】セレクタ２２６〜２２９の各各は、デコー
ダ出力２３２および２３３に応答して、内部信号対１０
５および１０６，１０７および１０８，１０９および１
１０，１１１および１１２の各各の一方を選択的に出力
ゲート２３４〜２３７それぞれを経てテスト信号出力端
子２２２〜２２５に導く。この構成は比較的多数の内部
信号を並列にテスト出力する必要がある場合に適してい
る。
ダ出力２３２および２３３に応答して、内部信号対１０
５および１０６，１０７および１０８，１０９および１
１０，１１１および１１２の各各の一方を選択的に出力
ゲート２３４〜２３７それぞれを経てテスト信号出力端
子２２２〜２２５に導く。この構成は比較的多数の内部
信号を並列にテスト出力する必要がある場合に適してい
る。
【００２６】図７を参照すると、この図に示した本発明
の第６の実施例は、テスト信号出力とテストモード信号
入力端子とを兼ねた２つのテスト信号入出力端子３０１
および３０２と、リセット信号入力端子３１７と、リセ
ット信号の後縁に応答する立下り検出回路３１８と、前
記入出力端子からのテストモード信号の供給を受けるデ
コーダ３１５と、このデコーダの出力をラッチ３１６を
経て受ける２つのセレクタ３０３および３０４と、立下
り検出回路３１８の出力をインバータ３２０を経て受け
セレクタ３０３および３０４の出力を入出力端子３０１
および３０２にそれぞれ導く２つの３ステートバッファ
３１３，３１４とで構成されている。
の第６の実施例は、テスト信号出力とテストモード信号
入力端子とを兼ねた２つのテスト信号入出力端子３０１
および３０２と、リセット信号入力端子３１７と、リセ
ット信号の後縁に応答する立下り検出回路３１８と、前
記入出力端子からのテストモード信号の供給を受けるデ
コーダ３１５と、このデコーダの出力をラッチ３１６を
経て受ける２つのセレクタ３０３および３０４と、立下
り検出回路３１８の出力をインバータ３２０を経て受け
セレクタ３０３および３０４の出力を入出力端子３０１
および３０２にそれぞれ導く２つの３ステートバッファ
３１３，３１４とで構成されている。
【００２７】図にも示されるとおり、この実施例は立下
り検出回路３１８，ラッチ３１６，インバータ３２０お
よび３ステートバッファ３１３および３１４を第１の実
施例に付加した構成を備える。リセット端子３１７はこ
のＬＳＩに元来備わっているものをそのまま用いる。
り検出回路３１８，ラッチ３１６，インバータ３２０お
よび３ステートバッファ３１３および３１４を第１の実
施例に付加した構成を備える。リセット端子３１７はこ
のＬＳＩに元来備わっているものをそのまま用いる。
【００２８】立下り検出回路３１８は、リセット端子３
１７のリセット信号（ＬＳＩ全体をリセットする信号）
の立下りに応答してラッチ信号３１９（１クロック間の
み“１”）をラッチ３１６とインバータ３２０に供給す
る。インバータ３２０はラッチ信号３１９を“０”に反
転して３ステートバッファ３１３と３１４に出力する。
この結果、３ステートバッファ３１３および３１４はＯ
ＦＦとなって、入出力端子３０１および３０２を信号入
力モードにする。
１７のリセット信号（ＬＳＩ全体をリセットする信号）
の立下りに応答してラッチ信号３１９（１クロック間の
み“１”）をラッチ３１６とインバータ３２０に供給す
る。インバータ３２０はラッチ信号３１９を“０”に反
転して３ステートバッファ３１３と３１４に出力する。
この結果、３ステートバッファ３１３および３１４はＯ
ＦＦとなって、入出力端子３０１および３０２を信号入
力モードにする。
【００２９】一方、デコーダ３１５は、入出力端子３０
１および３０２からのテストモード信号をデコードし、
このデコード出力を受けるラッチ３１６は、上記ラッチ
信号３１９に応答してこのデコード出力をラッチする。
ラッチ３１６の出力３２１〜３２４はセレクタ３０３お
よび３０４の制御入力端子に加えられる。
１および３０２からのテストモード信号をデコードし、
このデコード出力を受けるラッチ３１６は、上記ラッチ
信号３１９に応答してこのデコード出力をラッチする。
ラッチ３１６の出力３２１〜３２４はセレクタ３０３お
よび３０４の制御入力端子に加えられる。
【００３０】セレクタ３０３および３０４は、これらラ
ッチ出力３２１〜３２４に応答して、内部信号３０５〜
３０８のうちの１つ、および内部信号３０９〜３１２の
うちの１つを３ステートバッファ３１３および３１４に
それぞれ送る。これらバッファ３１３および３１４は、
インバータ３２０の出力が“１”になったとき、すなわ
ちラッチ出力３１９の生じていない期間に低インピーダ
ンス状態となり、セレクタ３０３および３０４の出力を
入出力端子３０１および３０２に供給する。
ッチ出力３２１〜３２４に応答して、内部信号３０５〜
３０８のうちの１つ、および内部信号３０９〜３１２の
うちの１つを３ステートバッファ３１３および３１４に
それぞれ送る。これらバッファ３１３および３１４は、
インバータ３２０の出力が“１”になったとき、すなわ
ちラッチ出力３１９の生じていない期間に低インピーダ
ンス状態となり、セレクタ３０３および３０４の出力を
入出力端子３０１および３０２に供給する。
【００３１】立下り検出回路３１８は図８にその詳細を
示すとおり、２つのインバータ４０１および４０５と、
ＡＮＤゲート４０２と、２つのＤフリップフロップ４０
３および４０４とで構成される。
示すとおり、２つのインバータ４０１および４０５と、
ＡＮＤゲート４０２と、２つのＤフリップフロップ４０
３および４０４とで構成される。
【００３２】リセット端子３１７からのリセット信号
は、立下り検出回路３１８に供給されるほか、インバー
タ４０１を経てＡＮＤゲート４０２の一方に加えられる
とともに、Ｄフリップフロップ４０３にも加えられる。
は、立下り検出回路３１８に供給されるほか、インバー
タ４０１を経てＡＮＤゲート４０２の一方に加えられる
とともに、Ｄフリップフロップ４０３にも加えられる。
【００３３】立下り検出回路３１８における信号波形を
示す図９を参照すると、Ｄフリップフロップ４０３は、
インバータ４０５に伴う遅延により、リセット信号の前
縁よりもクロック周期の半分だけ信号を遅延させてＤフ
リップフロップ４０４に出力を供給する。
示す図９を参照すると、Ｄフリップフロップ４０３は、
インバータ４０５に伴う遅延により、リセット信号の前
縁よりもクロック周期の半分だけ信号を遅延させてＤフ
リップフロップ４０４に出力を供給する。
【００３４】Ｄフリップフロップ４０４はクロック信号
をクロック入力端子ＣＬＫに直接受けるので、さらにク
ロック周期の半分だけ、すなわちリセット信号の前縁か
ら１クロック周期だけ遅延させて、出力をＡＮＤゲート
４０２の入力の他方に供給する。この結果、ＡＮＤゲー
ト１０２の出力、すなわちラッチ信号３１９は、第９図
に示すように、リセット信号の立下り直後の１クロック
周期だけ“１”となる。
をクロック入力端子ＣＬＫに直接受けるので、さらにク
ロック周期の半分だけ、すなわちリセット信号の前縁か
ら１クロック周期だけ遅延させて、出力をＡＮＤゲート
４０２の入力の他方に供給する。この結果、ＡＮＤゲー
ト１０２の出力、すなわちラッチ信号３１９は、第９図
に示すように、リセット信号の立下り直後の１クロック
周期だけ“１”となる。
【００３５】この期間に、入出力端子３０１および３０
２にテストモード信号を外部から供給しておくことによ
って、そのテストモード信号をデコーダ３１５に入力す
る。すなわち１クロック周期にあたる上記期間にわた
り、３ステートバッファ３１３および３１４はインバー
タ３２０に伴なう遅延により高インピーダンス状態を継
続するからである。一方、デコーダ３１５のデコード出
力はラッチ信号３１９に応答してラッチ３１６に保持さ
れる次のクロック周期では、ラッチ信号３１９は“０”
となるが、ラッチ３１６は次にラッチ信号３１９が
“１”になるまではラッチ内容を保持する。従って、ラ
ッチ出力３２１〜３２４は、先に入力されたテストモー
ド信号のデコード出力のままである。このラッチ出力３
２１〜３２４に応答して、セレクタ３０３は内部信号３
０５〜３０８のうちの１つを、セレクタ３０４は内部信
号３０９〜３１２のうちの１つを３ステートバッファ３
１３および３１４に選択的にそれぞれ供給する。
２にテストモード信号を外部から供給しておくことによ
って、そのテストモード信号をデコーダ３１５に入力す
る。すなわち１クロック周期にあたる上記期間にわた
り、３ステートバッファ３１３および３１４はインバー
タ３２０に伴なう遅延により高インピーダンス状態を継
続するからである。一方、デコーダ３１５のデコード出
力はラッチ信号３１９に応答してラッチ３１６に保持さ
れる次のクロック周期では、ラッチ信号３１９は“０”
となるが、ラッチ３１６は次にラッチ信号３１９が
“１”になるまではラッチ内容を保持する。従って、ラ
ッチ出力３２１〜３２４は、先に入力されたテストモー
ド信号のデコード出力のままである。このラッチ出力３
２１〜３２４に応答して、セレクタ３０３は内部信号３
０５〜３０８のうちの１つを、セレクタ３０４は内部信
号３０９〜３１２のうちの１つを３ステートバッファ３
１３および３１４に選択的にそれぞれ供給する。
【００３６】この状態では、ラッチ信号３１９が“０”
を維持して３ステートバッファ３１３および低インピー
ダンズの導通状態を維持している。したがって、ステー
トバッファ３１３および３１４への内部信号が入出力端
子３０１および３０２に出力される。
を維持して３ステートバッファ３１３および低インピー
ダンズの導通状態を維持している。したがって、ステー
トバッファ３１３および３１４への内部信号が入出力端
子３０１および３０２に出力される。
【００３７】第１の実施例との対比から明らかなとお
り、本実施例によれば、テスト用の外部接続端子数を半
減できる。すなわち、この実施例（図７）に於けるリセ
ット端子３１７は、前述のように、元来、ＬＳＩに備わ
っているもので構成できるので増加をもたらさない。
り、本実施例によれば、テスト用の外部接続端子数を半
減できる。すなわち、この実施例（図７）に於けるリセ
ット端子３１７は、前述のように、元来、ＬＳＩに備わ
っているもので構成できるので増加をもたらさない。
【００３８】上述の第６の実施例（図７）に於けるラッ
チ３１６は、デコーダ３１５の前段に配置する代わり
に、図１０に示す第７の実施例のとおり、後段に配置し
ても差支えない。第７の実施例に於いては、ラッチ３２
９は入出力端子３０１および３０２からの並列２ビット
のテストモード信号をラッチするから、ラッチ３１６
（図７）の半分の段数で十分である。デコーダ３３０は
ラッチ３２９の出力をデコードしてデコード出力３２５
〜３２８をセレクタ３０３および３０４に出力する。
チ３１６は、デコーダ３１５の前段に配置する代わり
に、図１０に示す第７の実施例のとおり、後段に配置し
ても差支えない。第７の実施例に於いては、ラッチ３２
９は入出力端子３０１および３０２からの並列２ビット
のテストモード信号をラッチするから、ラッチ３１６
（図７）の半分の段数で十分である。デコーダ３３０は
ラッチ３２９の出力をデコードしてデコード出力３２５
〜３２８をセレクタ３０３および３０４に出力する。
【００３９】これら第６および第７の実施例において
は、テスト信号出力端子とテストモード信号入力端子と
をすべて共通にしているが、後者の数が前者よりも少な
い場合には、図１１に示す第８の実施例のとおり、テス
ト信号出力端子のうちテストモード信号入力に必要な数
の端子分だけ共用にすれば十分である。すなわち、本実
施例におけるテスト信号出力端子３３１および３３２は
第１の実施例乃至第５の実施例におけるテスト信号出力
端子１０１，１０２，２０７および２２４〜２２７と全
く同じ機能をもつ。
は、テスト信号出力端子とテストモード信号入力端子と
をすべて共通にしているが、後者の数が前者よりも少な
い場合には、図１１に示す第８の実施例のとおり、テス
ト信号出力端子のうちテストモード信号入力に必要な数
の端子分だけ共用にすれば十分である。すなわち、本実
施例におけるテスト信号出力端子３３１および３３２は
第１の実施例乃至第５の実施例におけるテスト信号出力
端子１０１，１０２，２０７および２２４〜２２７と全
く同じ機能をもつ。
【００４０】上述の第６乃至第８の実施例は、リセット
信号後縁直後の少なくとも１クロック期間にわたり、Ｌ
ＳＩが動作状態に立ち上がっていないことを利用して、
この期間にテストモード信号のデコーダへの入力を行う
ものであるが、この考え方に基づく第９の実施を示す図
１２を参照すると、２つの通常端子３４３および３４４
がテストモード信号入力端子として使用される。ここ
に、通常端子とは、ＬＳＩが外部回路との間で授受する
通常信号の入出力用の外部接続端子である。本実施例
は、この通常端子のうちの２つをテストモード信号入力
に流用する。
信号後縁直後の少なくとも１クロック期間にわたり、Ｌ
ＳＩが動作状態に立ち上がっていないことを利用して、
この期間にテストモード信号のデコーダへの入力を行う
ものであるが、この考え方に基づく第９の実施を示す図
１２を参照すると、２つの通常端子３４３および３４４
がテストモード信号入力端子として使用される。ここ
に、通常端子とは、ＬＳＩが外部回路との間で授受する
通常信号の入出力用の外部接続端子である。本実施例
は、この通常端子のうちの２つをテストモード信号入力
に流用する。
【００４１】本実施例は、上述の第６の実施例のような
テスト信号出力端子をテストモード信号入力端子に兼用
することは行なわないので、第６の実施例に於ける２つ
の３ステートバッファ３１３および３１４とインバータ
３２０とは不要となり、第１の実施例の出力ゲート１２
４および１２５のみで十分である。
テスト信号出力端子をテストモード信号入力端子に兼用
することは行なわないので、第６の実施例に於ける２つ
の３ステートバッファ３１３および３１４とインバータ
３２０とは不要となり、第１の実施例の出力ゲート１２
４および１２５のみで十分である。
【００４２】ただし、通常端子３４３および３４４から
のテストモード信号は、セレクタ３０３および３０４が
内部信号３０５〜３０８，３０９〜３１２のうちの１つ
を選択するときまで保持しておく必要があるので、立下
り検出回路３１８とともにラッチ３１６は必要である。
何故なら、その時点では、通常端子３４３および３４４
はすでに通常信号の授受を行なっており、テストモード
信号の入力用には共用できないからである。
のテストモード信号は、セレクタ３０３および３０４が
内部信号３０５〜３０８，３０９〜３１２のうちの１つ
を選択するときまで保持しておく必要があるので、立下
り検出回路３１８とともにラッチ３１６は必要である。
何故なら、その時点では、通常端子３４３および３４４
はすでに通常信号の授受を行なっており、テストモード
信号の入力用には共用できないからである。
【００４３】本実施例における立下り検出回路３１８と
ラッチ３１６は、第６および第８の実施例に於けるもの
と同一であり、またこれら構成要素の各部における信号
波形も図９に示した波形と基本的には同じであるので詳
述しない。
ラッチ３１６は、第６および第８の実施例に於けるもの
と同一であり、またこれら構成要素の各部における信号
波形も図９に示した波形と基本的には同じであるので詳
述しない。
【００４４】上述の第６乃至第９の各実施例の構成素子
に第２乃至第５実施例の構成要素を結合して複合型のこ
の種テスト信号出力回路を構成することもできる。
に第２乃至第５実施例の構成要素を結合して複合型のこ
の種テスト信号出力回路を構成することもできる。
【００４５】
【発明の効果】上述のとおり、本発明によると、使用状
態にあるＬＳＩのテスト信号の抽出のための出力端子数
を最低限に抑えることができる。例えば、テストを要す
る内部信号の数が８であるものの同時観測を要するもの
の数が２である場合、従来技術が８つの外部接続端子の
増設を要したのに対して、上述の第１の実施例では４
つ、第６の実施例または第９の実施例では２つの増設で
十分である。
態にあるＬＳＩのテスト信号の抽出のための出力端子数
を最低限に抑えることができる。例えば、テストを要す
る内部信号の数が８であるものの同時観測を要するもの
の数が２である場合、従来技術が８つの外部接続端子の
増設を要したのに対して、上述の第１の実施例では４
つ、第６の実施例または第９の実施例では２つの増設で
十分である。
【００４６】ＬＳＩの外部接続端子数には上述のとおり
制約が多いので、本発明はその制約を侵すことなく多数
のテスト用内部信号の抽出を可能にした点においてその
効果は著しい。
制約が多いので、本発明はその制約を侵すことなく多数
のテスト用内部信号の抽出を可能にした点においてその
効果は著しい。
【図１】本発明の第１の実施例の回路図である。
【図２】第１の実施例の一部を詳細に示す回路図であ
る。
る。
【図３】本発明の第２の実施例の回路図である。
【図４】本発明の第３の実施例の回路図である。
【図５】本発明の第４の実施例の回路図である。
【図６】本発明の第５の実施例の回路図である。
【図７】本発明の第６の実施例の回路図である。
【図８】第６の実施例の一部を詳細に示す回路図であ
る。
る。
【図９】第６の実施例の動作を説明するための信号波形
図である。
図である。
【図１０】本発明の第７の実施例の回路図である。
【図１１】本発明の第８の実施例の回路図である。
【図１２】本発明の第９の実施例の回路図である。
１０１，１０２，２０１，２０７，２２２〜２２５，３
３１，３３２ テスト信号出力端子 １０３，１０４，２０８，２２６〜２２９，３０３，３
０４，３３３，３３４セレクタ １０５〜１１２，２０２，３０５〜３１２，３３５〜３
４２ 内部信号 １１３，１１４，２０９〜２１１，２３０ テストモ
ード信号入力端子 １１５，２１２，２３１，３１５，３３０ デコーダ １１６〜１１９，２１３〜２２０，２３２，２３３，３
２５〜３２８ デコーダ出力 １２０〜１２３ ３ステートゲート １２４，１２５，２２１，２３４〜２３７，３４３，３
４４ 出力ゲート ２０３，２０４ オアゲート ２０５，２０６ オア出力 ３０１，３０２ 入出力端子 ３１３，３１４ ３ステートバッファ ３１６，３２９ ラッチ ３１７ リセット端子 ３１８ 立下り検出回路 ３１９ ラッチ信号 ３２０，４０１，４０５ インバータ ３２１〜３２４ ラッチ出力 ３４３，３４４ 通常端子 ４０２ ＡＮＤゲート ４０３，４０４ Ｄフリップフロップ ＣＬＫ クロック入力端子
３１，３３２ テスト信号出力端子 １０３，１０４，２０８，２２６〜２２９，３０３，３
０４，３３３，３３４セレクタ １０５〜１１２，２０２，３０５〜３１２，３３５〜３
４２ 内部信号 １１３，１１４，２０９〜２１１，２３０ テストモ
ード信号入力端子 １１５，２１２，２３１，３１５，３３０ デコーダ １１６〜１１９，２１３〜２２０，２３２，２３３，３
２５〜３２８ デコーダ出力 １２０〜１２３ ３ステートゲート １２４，１２５，２２１，２３４〜２３７，３４３，３
４４ 出力ゲート ２０３，２０４ オアゲート ２０５，２０６ オア出力 ３０１，３０２ 入出力端子 ３１３，３１４ ３ステートバッファ ３１６，３２９ ラッチ ３１７ リセット端子 ３１８ 立下り検出回路 ３１９ ラッチ信号 ３２０，４０１，４０５ インバータ ３２１〜３２４ ラッチ出力 ３４３，３４４ 通常端子 ４０２ ＡＮＤゲート ４０３，４０４ Ｄフリップフロップ ＣＬＫ クロック入力端子
Claims (4)
- 【請求項１】 少なくとも１個のテスト信号出力端子
と、少なくとも１個のテストモード信号入力端子と、前
記テストモード信号入力端子からの信号を解読するデコ
ーダと、このデコーダの出力に応答してＬＳＩ内部信号
のうち所定のものを選択的に前記テスト信号出力端子に
導く少なくとも１個のセレクタとを有するＬＳＩに於け
るテスト信号出力回路。 - 【請求項２】 前記テスト信号出力端子はｎ個、前記テ
ストモード信号入力端子はｍ個、前記デコーダはｍ入力
２m 出力、前記セレクタは２m 入力のｎ個であって、前
記所定の内部信号のうち２m ×ｎ種類の内部信号を選択
的に前記信号出力端子に生ずることを特徴とする請求項
１記載のＬＳＩに於けるテスト信号出力回路。 - 【請求項３】 前記テスト信号出力端子が前記テストモ
ード信号入力端子の少なくとも一部を時分割的に構成す
ることと、ＬＳＩ全体のリセットのためのリセット入力
信号の後縁を検出する立下り検出回路と、この検出回路
の出力に応答して前記信号端子を前記テストモード信号
入力モードと前記テスト信号出力モードに切り替える入
出力切替回路と、前記検出回路の出力に応答して前記デ
コーダの出力または前記テストモード信号入力端子から
のテストモード信号を保持するラッチとを含み、前記ラ
ッチの出力に応答して前記セレクタの出力を制御するこ
とを特徴とする請求項１記載のＬＳＩに於けるテスト信
号出力回路。 - 【請求項４】 所定の通常端子と前記テストモード信号
入力端子の少なくとも一部を時分割的に構成すること
と、ＬＳＩ全体のリセットのためのリセット入力信号の
後縁を検出する立下り検出回路と、この検出回路の出力
に応答して前記デコーダの出力または前記テストモード
信号入力端子からのテストモード信号を保持するラッチ
とを含み、前記ラッチの出力に応答して前記セレクタの
出力を制御することを特徴とする請求項１記載のＬＳＩ
に於けるテスト信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/025,966 US5465257A (en) | 1992-03-03 | 1993-03-03 | Test signal output circuit in LSI |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229291 | 1991-03-27 | ||
| JP3-62292 | 1991-03-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05302961A true JPH05302961A (ja) | 1993-11-16 |
Family
ID=13195898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045084A Withdrawn JPH05302961A (ja) | 1991-03-27 | 1992-03-03 | Ｌｓｉに於けるテスト信号出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5379300A (ja) |
| EP (1) | EP0506462B1 (ja) |
| JP (1) | JPH05302961A (ja) |
| KR (1) | KR960003364B1 (ja) |
| DE (1) | DE69211741T2 (ja) |
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| US6700402B2 (en) | 2001-05-10 | 2004-03-02 | Canon Kabushiki Kaisha | Output control circuit and output control method |
| JP2004279426A (ja) * | 2003-03-17 | 2004-10-07 | Samsung Electronics Co Ltd | 半導体集積回路及びそのテスト方法 |
| JP2021141352A (ja) * | 2020-03-02 | 2021-09-16 | 東芝テック株式会社 | モニタ回路 |
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| US5726995A (en) * | 1994-12-15 | 1998-03-10 | Intel Corporation | Method and apparatus for selecting modes of an intergrated circuit |
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-
1992
- 1992-03-03 JP JP4045084A patent/JPH05302961A/ja not_active Withdrawn
- 1992-03-27 DE DE69211741T patent/DE69211741T2/de not_active Expired - Fee Related
- 1992-03-27 EP EP92302717A patent/EP0506462B1/en not_active Expired - Lifetime
- 1992-03-27 US US07/858,614 patent/US5379300A/en not_active Expired - Fee Related
- 1992-03-27 KR KR1019920005042A patent/KR960003364B1/ko not_active IP Right Cessation
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| JP2021141352A (ja) * | 2020-03-02 | 2021-09-16 | 東芝テック株式会社 | モニタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR960003364B1 (ko) | 1996-03-09 |
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