JP2000147066A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000147066A JP2000147066A JP10319258A JP31925898A JP2000147066A JP 2000147066 A JP2000147066 A JP 2000147066A JP 10319258 A JP10319258 A JP 10319258A JP 31925898 A JP31925898 A JP 31925898A JP 2000147066 A JP2000147066 A JP 2000147066A
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Abstract
(57)【要約】
【課題】 メモリ周辺の故障検出率向上のために設ける
ダミーフリップフロップによる、チップ面積および論理
段数の増加を抑える。 【解決手段】 データを保持するメモリアレイ部200
と、アドレス入力をデコードするデコード部201と、
書き込み読み出しを制御する制御部202と、外部より
与えられるクロック信号に同期しデータ入力を保持する
ラッチ回路219を有し、前記メモリアレイ部200と
外部との間で入出力を行うIO部203を有するものに
おいて、前記ラッチ回路はデータ入力とシフト入力を選
択する選択回路を有し、前記制御部202は、非通常動
作時はアドレス入力にかかわらず特定のメモリセルを活
性状態にするようにした。
ダミーフリップフロップによる、チップ面積および論理
段数の増加を抑える。 【解決手段】 データを保持するメモリアレイ部200
と、アドレス入力をデコードするデコード部201と、
書き込み読み出しを制御する制御部202と、外部より
与えられるクロック信号に同期しデータ入力を保持する
ラッチ回路219を有し、前記メモリアレイ部200と
外部との間で入出力を行うIO部203を有するものに
おいて、前記ラッチ回路はデータ入力とシフト入力を選
択する選択回路を有し、前記制御部202は、非通常動
作時はアドレス入力にかかわらず特定のメモリセルを活
性状態にするようにした。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の分野に関するものであり、特にメモリとともに論理
回路を搭載した半導体記憶装置の改良を図ったものに関
する。
置の分野に関するものであり、特にメモリとともに論理
回路を搭載した半導体記憶装置の改良を図ったものに関
する。
【0002】
【従来の技術】一般に、論理回路は図5に示すように組
合せ回路1,2および順序回路41ないし46により構
成される。近年、半導体集積回路の製造プロセスの微細
化によって、メモリ3も論理回路と同一の半導体集積回
路装置に搭載できるようになった。
合せ回路1,2および順序回路41ないし46により構
成される。近年、半導体集積回路の製造プロセスの微細
化によって、メモリ3も論理回路と同一の半導体集積回
路装置に搭載できるようになった。
【0003】図5は一般的な論理回路の概念図を示す。
図において、1,2は論理回路を構成する組合せ回路で
あり、入力の値が決まれば過去の回路の状態に依存する
ことなく出力の値が決まるものである。また、41ない
し46は論理回路を構成する順序回路であり、出力の値
は、入力の値のみならず過去の回路の状態に依存して決
まるものである。なお、スキャンテストは同期設計を前
提としており、最近の回路では、Dフリップフロップを
用いた同期設計が主流であり、論理回路を組合せ回路と
Dフリップフロップ(これも順序回路の一種である)と
から構成することが多いため、ここでは順序回路とし
て、Dフリップフロップを示している。これら順序回路
41ないし46のうち、順序回路41ないし43は組合
せ回路1の前段に、順序回路44ないし46は組合せ回
路2の後段に、それぞれ設けられている。3はメモリで
あり、組合せ回路1,2の間に設けられている。47な
いし49はスキャンフリップフロップであり、これらは
Dフリップフロップからなり、スキャンフリップフロッ
プ47,48は組合せ回路1とメモリ3との間に、スキ
ャンフリップフロップ49はメモリ3と組合せ回路2と
の間に、それぞれ設けられている。また、500はセレ
クタであり、メモリ3から読み出したデータとスキャン
フリップフロップ49が出力したデータのいずれか一方
を選択する。
図において、1,2は論理回路を構成する組合せ回路で
あり、入力の値が決まれば過去の回路の状態に依存する
ことなく出力の値が決まるものである。また、41ない
し46は論理回路を構成する順序回路であり、出力の値
は、入力の値のみならず過去の回路の状態に依存して決
まるものである。なお、スキャンテストは同期設計を前
提としており、最近の回路では、Dフリップフロップを
用いた同期設計が主流であり、論理回路を組合せ回路と
Dフリップフロップ(これも順序回路の一種である)と
から構成することが多いため、ここでは順序回路とし
て、Dフリップフロップを示している。これら順序回路
41ないし46のうち、順序回路41ないし43は組合
せ回路1の前段に、順序回路44ないし46は組合せ回
路2の後段に、それぞれ設けられている。3はメモリで
あり、組合せ回路1,2の間に設けられている。47な
いし49はスキャンフリップフロップであり、これらは
Dフリップフロップからなり、スキャンフリップフロッ
プ47,48は組合せ回路1とメモリ3との間に、スキ
ャンフリップフロップ49はメモリ3と組合せ回路2と
の間に、それぞれ設けられている。また、500はセレ
クタであり、メモリ3から読み出したデータとスキャン
フリップフロップ49が出力したデータのいずれか一方
を選択する。
【0004】ところで、論理回路は、その故障検査を行
うためのテストパターン生成を容易化するために、フル
スキャン設計が一般的に用いられている。フルスキャン
設計では、テスト時に順序回路はシフトレジスタとして
動作するようにスキャンフリップフロップに置き換えら
れ、外部からシフト動作でテスト用の値を入力すること
により、組合せ回路に任意の入力値をセット(シフトイ
ン)可能とし、入力値に対応した組合せ回路の出力値を
スキャンフリップフロップで保持し(キャプチャー)、
その後シフト動作で外部に出力(シフトアウト)するこ
とが可能となり、テストパターンの自動生成を可能とす
るとともに故障検出率の向上を図っている。
うためのテストパターン生成を容易化するために、フル
スキャン設計が一般的に用いられている。フルスキャン
設計では、テスト時に順序回路はシフトレジスタとして
動作するようにスキャンフリップフロップに置き換えら
れ、外部からシフト動作でテスト用の値を入力すること
により、組合せ回路に任意の入力値をセット(シフトイ
ン)可能とし、入力値に対応した組合せ回路の出力値を
スキャンフリップフロップで保持し(キャプチャー)、
その後シフト動作で外部に出力(シフトアウト)するこ
とが可能となり、テストパターンの自動生成を可能とす
るとともに故障検出率の向上を図っている。
【0005】以下、この論理回路の動作について説明す
る。通常動作において、セレクタ500はメモリ3の出
力を選択するものとする。組合せ回路1の3組の入力に
は、順序回路41ないし43を介して実線で示される外
部入力から3組のデータが与えられ、組合せ回路1はこ
れら3組のデータに対し論理演算を行って3組のデータ
を出力する。メモリ3は図示しないモード切替え信号に
よって書き込みモードとされており、メモリ3はこれら
3組のデータのうちの2組をアドレス入力aおよびデー
タ入力diとして入力し、アドレス入力aにより決定さ
れるアドレスに、データ入力diに与えられたデータを
書き込む。
る。通常動作において、セレクタ500はメモリ3の出
力を選択するものとする。組合せ回路1の3組の入力に
は、順序回路41ないし43を介して実線で示される外
部入力から3組のデータが与えられ、組合せ回路1はこ
れら3組のデータに対し論理演算を行って3組のデータ
を出力する。メモリ3は図示しないモード切替え信号に
よって書き込みモードとされており、メモリ3はこれら
3組のデータのうちの2組をアドレス入力aおよびデー
タ入力diとして入力し、アドレス入力aにより決定さ
れるアドレスに、データ入力diに与えられたデータを
書き込む。
【0006】次に、図示しないモード切替え信号によっ
てメモリ3が読み出しモードとされると、書き込みモー
ド時と同様の動作によって、組合せ回路1は3組のデー
タを出力する。メモリ3はこれら3組のデータのうちの
2組をアドレス入力aおよびデータ入力diとして入力
するが、読み出しモードであるので、データ入力diは
有効とはならず、メモリ3はアドレス入力aにより決定
されるアドレスからデータを読み出し、データ出力do
よりデータを出力する。セレクタ500は通常動作であ
るのでメモリ3の出力を選択しており、メモリ3のデー
タ出力doからのデータが組合せ回路2に入力される。
組合せ回路2はこのデータに対し論理演算を行って2組
の出力を生成し、順序回路44,45はこれら2組の出
力を入力してこれを外部に出力する。なお、組合せ回路
1から出力された3組の出力のうち、残りl組の出力
は、メモリ3に入力されることはなく、順序回路46を
介して外部に出力される。
てメモリ3が読み出しモードとされると、書き込みモー
ド時と同様の動作によって、組合せ回路1は3組のデー
タを出力する。メモリ3はこれら3組のデータのうちの
2組をアドレス入力aおよびデータ入力diとして入力
するが、読み出しモードであるので、データ入力diは
有効とはならず、メモリ3はアドレス入力aにより決定
されるアドレスからデータを読み出し、データ出力do
よりデータを出力する。セレクタ500は通常動作であ
るのでメモリ3の出力を選択しており、メモリ3のデー
タ出力doからのデータが組合せ回路2に入力される。
組合せ回路2はこのデータに対し論理演算を行って2組
の出力を生成し、順序回路44,45はこれら2組の出
力を入力してこれを外部に出力する。なお、組合せ回路
1から出力された3組の出力のうち、残りl組の出力
は、メモリ3に入力されることはなく、順序回路46を
介して外部に出力される。
【0007】次にテスト動作において、順序回路41な
いし46はスキャンフリップフロップ47ないし49と
ともにいわゆるスキャンパスを形成する。このときセレ
クタ500はスキャンフリップフロップ49の出力を選
択するものとする。
いし46はスキャンフリップフロップ47ないし49と
ともにいわゆるスキャンパスを形成する。このときセレ
クタ500はスキャンフリップフロップ49の出力を選
択するものとする。
【0008】即ち、図5において、破線で示されたよう
に、順序回路41ないし43はスキャン入力scan in を
介して例えば外部のテスト装置が発生したテスト用のデ
ータを図示しないクロックに同期して順次シフトしてゆ
く。これら、順序回路41ないし43によりこの順にシ
フトされたデータは、スキャンフリップフロップ47に
入力され、このデータをスキャンフリップフロップ47
ないし49および順序回路44ないし46はこの順に順
次シフトしてゆき、スキャン出力scan outより出力す
る。これにより、スキャン出力scan outの中にはスキャ
ン入力scan in から入力したデータに対する組合せ回路
1,2の応答が含まれているので、これが期待値に一致
しているか否かを例えば上述のテスト装置により判定す
ることにより、組合せ回路1,2が故障しているか否か
を判定することができる。
に、順序回路41ないし43はスキャン入力scan in を
介して例えば外部のテスト装置が発生したテスト用のデ
ータを図示しないクロックに同期して順次シフトしてゆ
く。これら、順序回路41ないし43によりこの順にシ
フトされたデータは、スキャンフリップフロップ47に
入力され、このデータをスキャンフリップフロップ47
ないし49および順序回路44ないし46はこの順に順
次シフトしてゆき、スキャン出力scan outより出力す
る。これにより、スキャン出力scan outの中にはスキャ
ン入力scan in から入力したデータに対する組合せ回路
1,2の応答が含まれているので、これが期待値に一致
しているか否かを例えば上述のテスト装置により判定す
ることにより、組合せ回路1,2が故障しているか否か
を判定することができる。
【0009】即ち、順序回路41ないし43はこの順に
順次シフトされてゆくデータを組合せ回路1に対しても
出力する。組合せ回路1はこの順序回路41ないし43
により与えられたデータを論理演算し、その演算結果を
3組出力するが、そのうちの2組が、スキャンフリップ
フロップ47および48に出力され、これが順にシフト
され、スキャンフリップフロップ49および順序回路4
4ないし46によりさらに順次シフトされ、スキャン出
力scan outを介して外部に出力される。また、スキャン
フリップフロップ49は順序回路44ないし46に対し
データを順次シフトしてゆくとともにこのデータを組合
せ回路2にも出力する。組合せ回路2はこのスキャンフ
リップフロップ49により与えられたデータを論理演算
し、その演算結果を2組出力するが、これらが順序回路
44および45に入力され、順序回路44ないし46に
よりさらに順次シフトされてスキャン出力scan outを介
して外部に出力される。
順次シフトされてゆくデータを組合せ回路1に対しても
出力する。組合せ回路1はこの順序回路41ないし43
により与えられたデータを論理演算し、その演算結果を
3組出力するが、そのうちの2組が、スキャンフリップ
フロップ47および48に出力され、これが順にシフト
され、スキャンフリップフロップ49および順序回路4
4ないし46によりさらに順次シフトされ、スキャン出
力scan outを介して外部に出力される。また、スキャン
フリップフロップ49は順序回路44ないし46に対し
データを順次シフトしてゆくとともにこのデータを組合
せ回路2にも出力する。組合せ回路2はこのスキャンフ
リップフロップ49により与えられたデータを論理演算
し、その演算結果を2組出力するが、これらが順序回路
44および45に入力され、順序回路44ないし46に
よりさらに順次シフトされてスキャン出力scan outを介
して外部に出力される。
【0010】このような動作により、スキャン出力scan
outの中にはスキャン入力scan inから入力したデータ
に対する組合せ回路1,2の応答が含まれているので、
これらが期待値に一致しているか否かを判定することに
より、組合せ回路1,2が故障しているか否かを判定す
ることができる。
outの中にはスキャン入力scan inから入力したデータ
に対する組合せ回路1,2の応答が含まれているので、
これらが期待値に一致しているか否かを判定することに
より、組合せ回路1,2が故障しているか否かを判定す
ることができる。
【0011】また、図6に従来のメモリの回路構成を示
す。このメモリはデータを保持する複数のメモリセル2
20からなるメモリアレイ部200、外部入出力信号と
メモリアレイ部200とのインターフェースを行うIO
部203、アドレス入力に応じてメモリセル220を活
性化するデコーダ部201、メモリへの読み書き制御を
行う制御部202により構成されている。
す。このメモリはデータを保持する複数のメモリセル2
20からなるメモリアレイ部200、外部入出力信号と
メモリアレイ部200とのインターフェースを行うIO
部203、アドレス入力に応じてメモリセル220を活
性化するデコーダ部201、メモリへの読み書き制御を
行う制御部202により構成されている。
【0012】メモリアレイ部200のメモリセル220
において、221,222はN型MOSトランジスタ
(以下、NMOSと称す)、223,224はインバー
タ、225はトライステート型インバータである。NM
OS221,222はインバータ223,224ととも
に6トランジスタ型のスタティック型メモリ回路を構成
し、その出力はトライステート型インバータ225より
IO部203に出力される。
において、221,222はN型MOSトランジスタ
(以下、NMOSと称す)、223,224はインバー
タ、225はトライステート型インバータである。NM
OS221,222はインバータ223,224ととも
に6トランジスタ型のスタティック型メモリ回路を構成
し、その出力はトライステート型インバータ225より
IO部203に出力される。
【0013】このIO部203において、610はIO
回路、619はラッチ回路、211,212,214は
NMOS、215はバッファ、216ないし218はイ
ンバータである。NMOS211,212,214はメ
モリアレイ部200へのデータ書き込みの際、メモリア
レイ部200のデータ書き込み線DWLを活性化する。
回路、619はラッチ回路、211,212,214は
NMOS、215はバッファ、216ないし218はイ
ンバータである。NMOS211,212,214はメ
モリアレイ部200へのデータ書き込みの際、メモリア
レイ部200のデータ書き込み線DWLを活性化する。
【0014】また、制御部202において、640はラ
ッチ回路、241ないし243はインバータ、245は
NMOS、650,651はインバータ、255はAN
D回路(以下、ANDと称す)である。また、a0,a
1はアドレス入力、ncsはチップセレクト、nweは
書き込みイネーブル、nreは読み出しイネーブルであ
る。
ッチ回路、241ないし243はインバータ、245は
NMOS、650,651はインバータ、255はAN
D回路(以下、ANDと称す)である。また、a0,a
1はアドレス入力、ncsはチップセレクト、nweは
書き込みイネーブル、nreは読み出しイネーブルであ
る。
【0015】また、201はアドレス入力に応じてメモ
リセル220を活性化するデコーダ部であり、231な
いし233はANDである。AND231の入力にはア
ドレス入力a0,a1をラッチした信号またはその反転
信号のいずれかの組み合わせが、選択すべきワード(W
ORD0ないしWORD3)に応じて接続される。AN
D232の入力にはAND231の出力の他に、書き込
みイネーブルnweおよびチップセレクトncsをそれ
ぞれラッチした信号の反転信号およびクロック信号cl
kが接続される。
リセル220を活性化するデコーダ部であり、231な
いし233はANDである。AND231の入力にはア
ドレス入力a0,a1をラッチした信号またはその反転
信号のいずれかの組み合わせが、選択すべきワード(W
ORD0ないしWORD3)に応じて接続される。AN
D232の入力にはAND231の出力の他に、書き込
みイネーブルnweおよびチップセレクトncsをそれ
ぞれラッチした信号の反転信号およびクロック信号cl
kが接続される。
【0016】AND233の入力にはAND231の出
力の他に、読み出しイネーブルnreおよびチップセレ
クトncsをそれぞれラッチした信号の反転信号が接続
される。以降、図6を用いてこの従来のメモリの動作を
説明する。
力の他に、読み出しイネーブルnreおよびチップセレ
クトncsをそれぞれラッチした信号の反転信号が接続
される。以降、図6を用いてこの従来のメモリの動作を
説明する。
【0017】(通常動作)通常動作時、クロック信号c
lkが“LO”の時にインバータ650の出力が“H
I”となり、NMOS245がONとなって、アドレス
入力a0,a1,書き込みイネーブルnwe,読み出し
イネーブルnreおよびチップセレクトncsが対応す
るラッチ回路640にそれぞれ取り込まれ、これらによ
って保持される。デコーダ部201はラッチ回路640
によりラッチされたアドレス入力に従い、WORD0な
いしWORD3のうちの該当するワードを活性化する。
また、クロック信号clkが“LO”の時にインバータ
651の出力が“HI”となり、NMOS214がON
となって、データ入力di0ないしdi3が対応するラ
ッチ回路619にそれぞれ取り込まれ、これらによって
保持される。
lkが“LO”の時にインバータ650の出力が“H
I”となり、NMOS245がONとなって、アドレス
入力a0,a1,書き込みイネーブルnwe,読み出し
イネーブルnreおよびチップセレクトncsが対応す
るラッチ回路640にそれぞれ取り込まれ、これらによ
って保持される。デコーダ部201はラッチ回路640
によりラッチされたアドレス入力に従い、WORD0な
いしWORD3のうちの該当するワードを活性化する。
また、クロック信号clkが“LO”の時にインバータ
651の出力が“HI”となり、NMOS214がON
となって、データ入力di0ないしdi3が対応するラ
ッチ回路619にそれぞれ取り込まれ、これらによって
保持される。
【0018】次に、チップセレクトncsの値に応じて
このメモリがいかなる動作を行うかを、それぞれの場合
ごとに説明する。 1)チップセレクトncs=“HI”とした場合(停
止) チップセレクトncsが“HI”の場合、これに対応す
るラッチ回路640の出力が“LO”となるので、デコ
ーダ部201のAND232,233の出力はともに
“LO”となる。このため、いずれのワードに属するメ
モリセル220も活性化されない。同様に、AND25
5の出力も“LO”となり、IO部203のラッチ回路
619の出力も活性化されないため、メモリ3は停止状
態となる。
このメモリがいかなる動作を行うかを、それぞれの場合
ごとに説明する。 1)チップセレクトncs=“HI”とした場合(停
止) チップセレクトncsが“HI”の場合、これに対応す
るラッチ回路640の出力が“LO”となるので、デコ
ーダ部201のAND232,233の出力はともに
“LO”となる。このため、いずれのワードに属するメ
モリセル220も活性化されない。同様に、AND25
5の出力も“LO”となり、IO部203のラッチ回路
619の出力も活性化されないため、メモリ3は停止状
態となる。
【0019】2)チップセレクトncs=“LO”かつ
書き込みイネーブルnwe=“LO”とした場合(書き
込み) チップセレクトncsが“LO”かつ書き込みイネーブ
ルnweが“LO”の場合、これらに対応するラッチ回
路640の出力がともに“HI”となり、AND255
の出力も“HI”となるので、IO部203のラッチ回
路619に保持されていたデータがメモリアレイ部20
0に出力される。一方、AND232はチップセレクト
ncsが“LO”かつ書き込みイネーブルnweが“L
O”のため3入力のうちの2入力が“HI”となってい
るので、クロック信号clkが“HI”の期間のみ出力
が“HI”となり、これにより、該当するワードのメモ
リセル220のNMOS221,222がONとなり、
ラッチ回路619から出力されたデータがメモリセル2
20に格納される。従って、例えばアドレス入力a0,
a1が“00”かつデータ入力di0ないしdi3が
“0000”の場合、ワード0のメモリセル220には
“0000”が格納される。
書き込みイネーブルnwe=“LO”とした場合(書き
込み) チップセレクトncsが“LO”かつ書き込みイネーブ
ルnweが“LO”の場合、これらに対応するラッチ回
路640の出力がともに“HI”となり、AND255
の出力も“HI”となるので、IO部203のラッチ回
路619に保持されていたデータがメモリアレイ部20
0に出力される。一方、AND232はチップセレクト
ncsが“LO”かつ書き込みイネーブルnweが“L
O”のため3入力のうちの2入力が“HI”となってい
るので、クロック信号clkが“HI”の期間のみ出力
が“HI”となり、これにより、該当するワードのメモ
リセル220のNMOS221,222がONとなり、
ラッチ回路619から出力されたデータがメモリセル2
20に格納される。従って、例えばアドレス入力a0,
a1が“00”かつデータ入力di0ないしdi3が
“0000”の場合、ワード0のメモリセル220には
“0000”が格納される。
【0020】3)チップセレクトncs=“LO”かつ
読み出しイネーブルnre=“LO”の場合(読み出
し) チップセレクトncsが“LO”かつ読み出しイネーブ
ルnreが“LO”の場合、これらに対応するラッチ回
路640の出力がともに“HI”となり、デコーダ部2
01のAND233の出力が“HI”となるので、該当
するワードのメモリセル220のトライステートインバ
ータ225がONとなり、メモリセル220に保持され
たデータがIO回路610のバッファ215に入力さ
れ、メモリの出力do0ないしdo3より出力される。
従って、例えばアドレス入力a0,a1が“00”の場
合、先に書き込まれているワード0のメモリセル220
の値“0000”が読み出される。
読み出しイネーブルnre=“LO”の場合(読み出
し) チップセレクトncsが“LO”かつ読み出しイネーブ
ルnreが“LO”の場合、これらに対応するラッチ回
路640の出力がともに“HI”となり、デコーダ部2
01のAND233の出力が“HI”となるので、該当
するワードのメモリセル220のトライステートインバ
ータ225がONとなり、メモリセル220に保持され
たデータがIO回路610のバッファ215に入力さ
れ、メモリの出力do0ないしdo3より出力される。
従って、例えばアドレス入力a0,a1が“00”の場
合、先に書き込まれているワード0のメモリセル220
の値“0000”が読み出される。
【0021】
【発明が解決しようとする課題】以上の説明から分かる
ように、メモリはそれ自体、出力が過去に入力されたデ
ータを出力するものであり、これは出力が過去の回路の
状態に依存するという意味で順序回路的な動作をする
が、シフトレジスタ的な動作をさせることはできない。
ように、メモリはそれ自体、出力が過去に入力されたデ
ータを出力するものであり、これは出力が過去の回路の
状態に依存するという意味で順序回路的な動作をする
が、シフトレジスタ的な動作をさせることはできない。
【0022】よって論理回路を主体とする半導体集積回
路装置にメモリが含まれていた場合、メモリ周辺の組合
せ回路はフルスキャンによる故障検出が不可能となり、
故障検出率を大きく下げる要因となる。そこで、メモリ
周辺にフルスキャンテストのためだけに使用するダミー
フリップフロップ47ないし49を挿入し、メモリを迂
回して組合せ回路に入力値をシフトインし、シフトアウ
トを行うことを可能としている。
路装置にメモリが含まれていた場合、メモリ周辺の組合
せ回路はフルスキャンによる故障検出が不可能となり、
故障検出率を大きく下げる要因となる。そこで、メモリ
周辺にフルスキャンテストのためだけに使用するダミー
フリップフロップ47ないし49を挿入し、メモリを迂
回して組合せ回路に入力値をシフトインし、シフトアウ
トを行うことを可能としている。
【0023】しかしながら、上記の構成では、 (1)ダミーフリップフロップを挿入することによりチ
ップ面積が増加する。 (2)メモリからの出力とシフトインデータを選択する
選択回路が存在することにより論理段数が増加し、通常
動作には不要な選択回路により、本来のメモリの読み出
しアクセスが遅くなる。 という問題を有していた。
ップ面積が増加する。 (2)メモリからの出力とシフトインデータを選択する
選択回路が存在することにより論理段数が増加し、通常
動作には不要な選択回路により、本来のメモリの読み出
しアクセスが遅くなる。 という問題を有していた。
【0024】ところで、かかるメモリと論理回路が混在
する半導体集積回路装置における、テスト容易化のため
にチップ面積が増加する,という問題を解決できるもの
として、例えば、特開平6−174804号公報に示さ
れた半導体集積回路がある。これは、メモリブロックと
論理ブロックが含まれる半導体集積回路をスキャン化し
た場合に、メモリブロックの出力部を、スキャン用シフ
トレジスタと兼用することにより、チップ面積を縮小で
きるようにしたものである。しかしながら、この特開平
6−174804号公報に示された技術では、メモリブ
ロックの出力ラッチがシフトレジスタとしても動作する
ようにするものであるため、単にテスト用の信号がメモ
リブロックの出力部を素通りするにすぎず、テスト用の
信号をメモリ内部に取り込むことは実現できないもので
あった。
する半導体集積回路装置における、テスト容易化のため
にチップ面積が増加する,という問題を解決できるもの
として、例えば、特開平6−174804号公報に示さ
れた半導体集積回路がある。これは、メモリブロックと
論理ブロックが含まれる半導体集積回路をスキャン化し
た場合に、メモリブロックの出力部を、スキャン用シフ
トレジスタと兼用することにより、チップ面積を縮小で
きるようにしたものである。しかしながら、この特開平
6−174804号公報に示された技術では、メモリブ
ロックの出力ラッチがシフトレジスタとしても動作する
ようにするものであるため、単にテスト用の信号がメモ
リブロックの出力部を素通りするにすぎず、テスト用の
信号をメモリ内部に取り込むことは実現できないもので
あった。
【0025】本発明は、以上のような従来のものの問題
点を考慮してなされたものであって、メモリを含む論理
回路のフルスキャンを、チップ面積および論理段数を増
加させることなく実現できる半導体集積回路装置を提供
することを目的としている。
点を考慮してなされたものであって、メモリを含む論理
回路のフルスキャンを、チップ面積および論理段数を増
加させることなく実現できる半導体集積回路装置を提供
することを目的としている。
【0026】
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項1に記載の半導体集積回路装置はデ
ータを記憶するメモリアレイ部と、前記メモリアレイ部
へのアドレス入力をデコードするデコード部と、前記メ
モリアレイ部の書き込み読み出しを制御する制御部と、
外部より与えられるクロック信号に同期しデータ入力を
保持するラッチ回路と、前記メモリアレイ部と外部との
入出力を行うIO部と、前記ラッチ回路に設けられ、デ
ータ入力とシフト入力を選択する選択回路とを備え、前
記制御部は通常動作時はアドレス入力の値により指定さ
れるメモリセルを活性状態にし、非通常動作時はアドレ
ス入力の値にかかわらず特定のメモリセルを活性状態に
するように構成したものである。
に、本発明の請求項1に記載の半導体集積回路装置はデ
ータを記憶するメモリアレイ部と、前記メモリアレイ部
へのアドレス入力をデコードするデコード部と、前記メ
モリアレイ部の書き込み読み出しを制御する制御部と、
外部より与えられるクロック信号に同期しデータ入力を
保持するラッチ回路と、前記メモリアレイ部と外部との
入出力を行うIO部と、前記ラッチ回路に設けられ、デ
ータ入力とシフト入力を選択する選択回路とを備え、前
記制御部は通常動作時はアドレス入力の値により指定さ
れるメモリセルを活性状態にし、非通常動作時はアドレ
ス入力の値にかかわらず特定のメモリセルを活性状態に
するように構成したものである。
【0027】また、本発明の請求項2に記載の半導体集
積回路装置は、請求項1の半導体集積回路装置におい
て、前記メモリセルはスタティック型のメモリセルであ
り、前記制御部は、前記非通常動作時に、前記メモリア
レイ部の特定のワードに属するメモリセルに対しデータ
の読み出しおよび書き込みの双方を可能にするように構
成したものである。
積回路装置は、請求項1の半導体集積回路装置におい
て、前記メモリセルはスタティック型のメモリセルであ
り、前記制御部は、前記非通常動作時に、前記メモリア
レイ部の特定のワードに属するメモリセルに対しデータ
の読み出しおよび書き込みの双方を可能にするように構
成したものである。
【0028】また、本発明の請求項3に記載の半導体集
積回路装置は、請求項1の半導体集積回路装置におい
て、前記ラッチ回路は、前記メモリアレイ部のワードに
沿う方向に複数配列され、前記制御部の制御により、前
記非通常動作時に、前記メモリアレイ部の特定のワード
に属するメモリセルに対し、ワードに沿う方向に1つず
つずれたメモリセルから読み出したデータをラッチして
書き込むことを可能にするように構成したものである。
積回路装置は、請求項1の半導体集積回路装置におい
て、前記ラッチ回路は、前記メモリアレイ部のワードに
沿う方向に複数配列され、前記制御部の制御により、前
記非通常動作時に、前記メモリアレイ部の特定のワード
に属するメモリセルに対し、ワードに沿う方向に1つず
つずれたメモリセルから読み出したデータをラッチして
書き込むことを可能にするように構成したものである。
【0029】また、本発明の請求項4に記載の半導体集
積回路装置は、請求項1の半導体集積回路装置におい
て、前記ラッチ回路は、前記メモリアレイ部のワードに
沿う方向に複数配列され、前記制御部の制御により、前
記非通常動作時に、前記メモリアレイ部の特定のワード
に属するメモリセルの全てに対し同時に入力すべきデー
タをラッチして書き込むことを可能にするように構成し
たものである。
積回路装置は、請求項1の半導体集積回路装置におい
て、前記ラッチ回路は、前記メモリアレイ部のワードに
沿う方向に複数配列され、前記制御部の制御により、前
記非通常動作時に、前記メモリアレイ部の特定のワード
に属するメモリセルの全てに対し同時に入力すべきデー
タをラッチして書き込むことを可能にするように構成し
たものである。
【0030】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図1ないし図4、および表1を用いて説明する。 (実施の形態1)本実施の形態1は、論理回路とともに
使用するメモリを、通常動作時以外の場合は、アドレス
入力の値に関わらず、特定のメモリセルを活性状態にす
ることにより、メモリをスキャンラインとして使用でき
るようにしたものである。
て、図1ないし図4、および表1を用いて説明する。 (実施の形態1)本実施の形態1は、論理回路とともに
使用するメモリを、通常動作時以外の場合は、アドレス
入力の値に関わらず、特定のメモリセルを活性状態にす
ることにより、メモリをスキャンラインとして使用でき
るようにしたものである。
【0031】図1は本実施の形態のメモリを用いてフル
スキャン設計を行った場合の概念を示す図であり、説明
を簡略にするために半導体記憶装置(以下、メモリと称
す)のアドレスを2ビット、データを4ビットとする。
図1において、1,2は組合せ回路であり、入力の値が
決まれば過去の回路の状態に依存することなく出力の値
が決まるものである。また、41ないし46は順序回路
であり、出力の値は、入力の値のみならず過去の回路の
状態に依存して決まるものである。なお、スキャンテス
トは同期設計を前提としており、最近の回路では、Dフ
リップフロップを用いた同期設計が主流であり、論理回
路を組合せ回路とDフリップフロップ(これも順序回路
の一種である)とから構成することが多いため、ここで
は順序回路として、Dフリップフロップを示している。
これら順序回路41ないし46のうち、順序回路41な
いし43は組合せ回路1の前段に、順序回路44ないし
46は組合せ回路2の後段に、それぞれ設けられてい
る。3はメモリであり、組合せ回路1,2の間に設けら
れており、内部にスキャンパス用のデータ伝送ルートと
してのシフトレジスタを形成できるように構成している
ものである。47は順序回路であり、組合せ回路1とメ
モリ3との間に設けられている。
スキャン設計を行った場合の概念を示す図であり、説明
を簡略にするために半導体記憶装置(以下、メモリと称
す)のアドレスを2ビット、データを4ビットとする。
図1において、1,2は組合せ回路であり、入力の値が
決まれば過去の回路の状態に依存することなく出力の値
が決まるものである。また、41ないし46は順序回路
であり、出力の値は、入力の値のみならず過去の回路の
状態に依存して決まるものである。なお、スキャンテス
トは同期設計を前提としており、最近の回路では、Dフ
リップフロップを用いた同期設計が主流であり、論理回
路を組合せ回路とDフリップフロップ(これも順序回路
の一種である)とから構成することが多いため、ここで
は順序回路として、Dフリップフロップを示している。
これら順序回路41ないし46のうち、順序回路41な
いし43は組合せ回路1の前段に、順序回路44ないし
46は組合せ回路2の後段に、それぞれ設けられてい
る。3はメモリであり、組合せ回路1,2の間に設けら
れており、内部にスキャンパス用のデータ伝送ルートと
してのシフトレジスタを形成できるように構成している
ものである。47は順序回路であり、組合せ回路1とメ
モリ3との間に設けられている。
【0032】そして、これら順序回路41ないし43,
47,44ないし46(以下では、スキャンフリップフ
ロップとも言う)はスキャンフリップフロップ化され、
スキャン入力(scan−in)からスキャン出力(s
can−out)まで途中でメモリ3のスキャン入力s
inとスキャン出力soutを経由しシフトレジスタを
形成するように接続されている(以下、これをスキャン
ラインと称す)。スキャンフリップフロップ41ないし
47はDフリップフロップからなり、通常動作時はD入
力を選択保持し、シフト動作時はDT入力を選択保持
し、保持した値をQ、その反転した値をNQからそれぞ
れ出力する。
47,44ないし46(以下では、スキャンフリップフ
ロップとも言う)はスキャンフリップフロップ化され、
スキャン入力(scan−in)からスキャン出力(s
can−out)まで途中でメモリ3のスキャン入力s
inとスキャン出力soutを経由しシフトレジスタを
形成するように接続されている(以下、これをスキャン
ラインと称す)。スキャンフリップフロップ41ないし
47はDフリップフロップからなり、通常動作時はD入
力を選択保持し、シフト動作時はDT入力を選択保持
し、保持した値をQ、その反転した値をNQからそれぞ
れ出力する。
【0033】図2は本実施の形態1のメモリの回路構成
を示す図である。図2において、200はデータを保持
するメモリアレイ部であり、220はメモリセル、22
1,222はN型MOSトランジスタ(以下、NMOS
と称す)、223,224はインバータ、225はトラ
イステート型インバータである。NMOS221,22
2およびインバータ223,224で6トランジスタ型
のスタティック型メモリ回路を構成し、その出力はトラ
イステート型インバータ225よりIO部203に出力
される。
を示す図である。図2において、200はデータを保持
するメモリアレイ部であり、220はメモリセル、22
1,222はN型MOSトランジスタ(以下、NMOS
と称す)、223,224はインバータ、225はトラ
イステート型インバータである。NMOS221,22
2およびインバータ223,224で6トランジスタ型
のスタティック型メモリ回路を構成し、その出力はトラ
イステート型インバータ225よりIO部203に出力
される。
【0034】このIO部203は外部入出力信号とメモ
リアレイ200とのインターフェースを行うものであ
り、このIO部203において、210はIO回路、2
19はラッチ回路、211ないし214はNMOS、2
15はバッファ、216ないし218はインバータであ
る。NMOS213,214は排他的にONとなるよう
に制御されIO部203のラッチ回路219にデータ入
力di0ないしdiNのデータを入力するか、それぞれ
のラッチ回路219の入力をその右隣りのバッファの出
力やシフト入力sinから得るかを選択する選択回路S
Cとして動作する。NMOS211ないし214はメモ
リアレイ部200へのデータ書き込みを行う際、メモリ
アレイ部200のデータ書き込み線DWLを活性化す
る。IO回路210のso端子は信号線SLによりそれ
ぞれのIO回路210の左側に隣接するIO回路210
のsi端子と接続され、図中最も左側に配置されている
IO回路210のso端子は信号線SLoによりメモリ
3のスキャン出力端子であるsout端子と接続され、
図中最も右側に配置されているIO回路210は信号線
SLiによりメモリ3のスキャン入力端子であるsin
端子と接続されている。
リアレイ200とのインターフェースを行うものであ
り、このIO部203において、210はIO回路、2
19はラッチ回路、211ないし214はNMOS、2
15はバッファ、216ないし218はインバータであ
る。NMOS213,214は排他的にONとなるよう
に制御されIO部203のラッチ回路219にデータ入
力di0ないしdiNのデータを入力するか、それぞれ
のラッチ回路219の入力をその右隣りのバッファの出
力やシフト入力sinから得るかを選択する選択回路S
Cとして動作する。NMOS211ないし214はメモ
リアレイ部200へのデータ書き込みを行う際、メモリ
アレイ部200のデータ書き込み線DWLを活性化す
る。IO回路210のso端子は信号線SLによりそれ
ぞれのIO回路210の左側に隣接するIO回路210
のsi端子と接続され、図中最も左側に配置されている
IO回路210のso端子は信号線SLoによりメモリ
3のスキャン出力端子であるsout端子と接続され、
図中最も右側に配置されているIO回路210は信号線
SLiによりメモリ3のスキャン入力端子であるsin
端子と接続されている。
【0035】また、202は制御部であり、240はラ
ッチ回路、241ないし243はインバータ、244,
245はNMOS、250ないし255はAND回路
(以下、ANDと称す)である。NMOS244,24
5はAND253,252により排他的にオンするよう
に制御されることにより、ラッチ回路240の入力を選
択する選択回路SCとして動作し、アドレス入力a0,
a1、チップセレクトncs、書き込みイネーブルnw
e、読み出しイネーブルnreを入力するか、あるいは
グランド線GLにより“LO”を入力するかのいずれか
を選択するように、ラッチ回路240の入力を選択す
る。
ッチ回路、241ないし243はインバータ、244,
245はNMOS、250ないし255はAND回路
(以下、ANDと称す)である。NMOS244,24
5はAND253,252により排他的にオンするよう
に制御されることにより、ラッチ回路240の入力を選
択する選択回路SCとして動作し、アドレス入力a0,
a1、チップセレクトncs、書き込みイネーブルnw
e、読み出しイネーブルnreを入力するか、あるいは
グランド線GLにより“LO”を入力するかのいずれか
を選択するように、ラッチ回路240の入力を選択す
る。
【0036】AND250の入力はテストモード信号t
mdとシフトイネーブル信号senに接続される。AN
D251の入力はAND250の出力を反転して受ける
とともに、クロック信号clkを反転して受け、その出
力はIO部203のNMOS214のゲートに接続され
る。AND252の入力はクロック信号clkを反転し
て受けるとともにテストモード信号tmdを反転して受
け、その出力はラッチ回路240のNMOS245のゲ
ートに接続される。AND253の入力はクロック信号
clkを反転して受けるとともにテストモード信号tm
dに接続され、その出力はラッチ回路240のNMOS
244のゲートに接続される。
mdとシフトイネーブル信号senに接続される。AN
D251の入力はAND250の出力を反転して受ける
とともに、クロック信号clkを反転して受け、その出
力はIO部203のNMOS214のゲートに接続され
る。AND252の入力はクロック信号clkを反転し
て受けるとともにテストモード信号tmdを反転して受
け、その出力はラッチ回路240のNMOS245のゲ
ートに接続される。AND253の入力はクロック信号
clkを反転して受けるとともにテストモード信号tm
dに接続され、その出力はラッチ回路240のNMOS
244のゲートに接続される。
【0037】AND254の入力はAND250の出力
に接続されるとともにクロック信号clkを反転して受
け、その出力はIO回路210のNMOS213のゲー
トに接続される。201はアドレス入力に応じてメモリ
セル220を活性化するデコーダ部であり、231ない
し233はANDである。AND231の入力はアドレ
ス入力a0,a1をラッチした信号またはその反転信号
のいずれかの組合せが選択すべきワード(WORD0な
いしWORD3)に対応して接続される。AND232
の入力はAND231の出力の他に、書き込みイネーブ
ルnweおよびチップセレクトncsをそれぞれラッチ
した信号の反転信号とクロック信号clkが接続され
る。AND233の入力はAND231の出力の他に、
読み出しイネーブルnreおよびチップセレクトncs
をそれぞれラッチした信号の反転信号が接続される。以
降、図2,図3,図4および表1を用いて本実施の形態
1のメモリの動作を説明する。
に接続されるとともにクロック信号clkを反転して受
け、その出力はIO回路210のNMOS213のゲー
トに接続される。201はアドレス入力に応じてメモリ
セル220を活性化するデコーダ部であり、231ない
し233はANDである。AND231の入力はアドレ
ス入力a0,a1をラッチした信号またはその反転信号
のいずれかの組合せが選択すべきワード(WORD0な
いしWORD3)に対応して接続される。AND232
の入力はAND231の出力の他に、書き込みイネーブ
ルnweおよびチップセレクトncsをそれぞれラッチ
した信号の反転信号とクロック信号clkが接続され
る。AND233の入力はAND231の出力の他に、
読み出しイネーブルnreおよびチップセレクトncs
をそれぞれラッチした信号の反転信号が接続される。以
降、図2,図3,図4および表1を用いて本実施の形態
1のメモリの動作を説明する。
【0038】(通常動作)図3は本実施の形態1による
メモリの通常動作を示す図である。また、表1は本実施
の形態1のメモリのラッチ回路内の選択回路の動作を示
す表である。
メモリの通常動作を示す図である。また、表1は本実施
の形態1のメモリのラッチ回路内の選択回路の動作を示
す表である。
【0039】
【表1】
【0040】なお、この表1において、“*”はいわゆ
るドント ケア(don’t care) を示す。
るドント ケア(don’t care) を示す。
【0041】通常動作時、表1の第2行目に示すよう
に、テストモード信号tmdは“LO”となるので、制
御部202のNAND250の出力は“LO”となり、
これにより、NAND253,254の出力はともに常
に“LO”となるため、NMOS244,213はOF
Fとなる。一方、NAND251,252の出力はクロ
ック信号clkが“LO”の時に“HI”となり、この
時NMOS245,214はONとなり、アドレス入力
a0,a1,チップセレクトncs,書き込みイネーブ
ルnwe,読み出しイネーブルnreが対応するラッチ
回路240によってそれぞれ保持される。デコーダ部2
01はラッチされたアドレス入力a0,a1に従い該当
するワードを活性化する。また、クロック信号clkが
“LO”の時のデータ入力di0ないしdi3が対応す
るラッチ回路219にそれぞれ取り込まれこれらによっ
て保持される。
に、テストモード信号tmdは“LO”となるので、制
御部202のNAND250の出力は“LO”となり、
これにより、NAND253,254の出力はともに常
に“LO”となるため、NMOS244,213はOF
Fとなる。一方、NAND251,252の出力はクロ
ック信号clkが“LO”の時に“HI”となり、この
時NMOS245,214はONとなり、アドレス入力
a0,a1,チップセレクトncs,書き込みイネーブ
ルnwe,読み出しイネーブルnreが対応するラッチ
回路240によってそれぞれ保持される。デコーダ部2
01はラッチされたアドレス入力a0,a1に従い該当
するワードを活性化する。また、クロック信号clkが
“LO”の時のデータ入力di0ないしdi3が対応す
るラッチ回路219にそれぞれ取り込まれこれらによっ
て保持される。
【0042】次に、チップセレクトncsの値に応じて
このメモリがいかなる動作を行うかを、それぞれの場合
ごとに説明する。 1)チップセレクトncs=“HI”の場合(停止) チップセレクトncsが“HI”の場合、対応するラッ
チ回路240の出力が“LO”となるので、デコーダ部
201のAND232,233の出力は“LO”とな
り、いずれのワード(WORD0ないしWORD3)に
属するメモリセル220も活性化されない。同様に、制
御部202のAND255の出力も“LO”となり、I
O部203のラッチ回路219の出力が活性化されない
ため、メモリ3は停止状態となる。
このメモリがいかなる動作を行うかを、それぞれの場合
ごとに説明する。 1)チップセレクトncs=“HI”の場合(停止) チップセレクトncsが“HI”の場合、対応するラッ
チ回路240の出力が“LO”となるので、デコーダ部
201のAND232,233の出力は“LO”とな
り、いずれのワード(WORD0ないしWORD3)に
属するメモリセル220も活性化されない。同様に、制
御部202のAND255の出力も“LO”となり、I
O部203のラッチ回路219の出力が活性化されない
ため、メモリ3は停止状態となる。
【0043】2)チップセレクトncs=“LO”かつ
書き込みイネーブルnwe=“LO”の場合(書き込
み) チップセレクトncsが“LO”かつ書き込みイネーブ
ルnweが“LO”の場合、対応するラッチ回路240
の出力がともに“HI”となるので、AND255の出
力も“HI”となり、IO部203のラッチ回路219
に保持されたデータがメモリアレイ部200へ出力され
る。一方、AND232はチップセレクトncsが“L
O”かつ書き込みイネーブルnweが“LO”であり、
対応するラッチ回路240の出力がともに“HI”とな
っているため、クロック信号clkが“HI”の期間の
み出力が“HI”となり、これにより、該当するワード
に属するメモリセル220のNMOS221,222が
ONとなり、ラッチ回路219から出力されたデータが
メモリセル220に格納される。従って、例えばアドレ
ス入力が“00”かつデータ入力が“0000”の場
合、ワード0のメモリセル220には“0000”が格
納される。
書き込みイネーブルnwe=“LO”の場合(書き込
み) チップセレクトncsが“LO”かつ書き込みイネーブ
ルnweが“LO”の場合、対応するラッチ回路240
の出力がともに“HI”となるので、AND255の出
力も“HI”となり、IO部203のラッチ回路219
に保持されたデータがメモリアレイ部200へ出力され
る。一方、AND232はチップセレクトncsが“L
O”かつ書き込みイネーブルnweが“LO”であり、
対応するラッチ回路240の出力がともに“HI”とな
っているため、クロック信号clkが“HI”の期間の
み出力が“HI”となり、これにより、該当するワード
に属するメモリセル220のNMOS221,222が
ONとなり、ラッチ回路219から出力されたデータが
メモリセル220に格納される。従って、例えばアドレ
ス入力が“00”かつデータ入力が“0000”の場
合、ワード0のメモリセル220には“0000”が格
納される。
【0044】また、図3に示すように、アドレス入力が
“01”かつデータ入力が“0001”の場合、ワード
1のメモリセル220には“0001”が格納され、ア
ドレス入力が“10”かつデータ入力が“0010”の
場合、ワード2のメモリセル220には“0010”が
格納され、アドレス入力が“11”かつデータ入力が
“0011”の場合、ワード3のメモリセル220には
“0011”が格納される。
“01”かつデータ入力が“0001”の場合、ワード
1のメモリセル220には“0001”が格納され、ア
ドレス入力が“10”かつデータ入力が“0010”の
場合、ワード2のメモリセル220には“0010”が
格納され、アドレス入力が“11”かつデータ入力が
“0011”の場合、ワード3のメモリセル220には
“0011”が格納される。
【0045】3)チップセレクトncs=“LO”かつ
読み出しイネーブルnre=“LO”の場合(読み出
し) チップセレクトncsが“LO”かつ読み出しイネーブ
ルnreが“LO”の場合、対応するラッチ回路240
の出力がともに“HI”となるので、AND233の出
力は“HI”となる。これにより、該当するワードに属
するメモリセル220のトライステートインバータ22
5がONとなり、メモリセル220に保持されているデ
ータがIO回路210のバッファ215に入力され、メ
モリの出力do0ないしdo3より出力される。従っ
て、例えばアドレス入力が“00”の場合、先に書き込
まれたワード0のメモリセル220の値“0000”が
読み出される。
読み出しイネーブルnre=“LO”の場合(読み出
し) チップセレクトncsが“LO”かつ読み出しイネーブ
ルnreが“LO”の場合、対応するラッチ回路240
の出力がともに“HI”となるので、AND233の出
力は“HI”となる。これにより、該当するワードに属
するメモリセル220のトライステートインバータ22
5がONとなり、メモリセル220に保持されているデ
ータがIO回路210のバッファ215に入力され、メ
モリの出力do0ないしdo3より出力される。従っ
て、例えばアドレス入力が“00”の場合、先に書き込
まれたワード0のメモリセル220の値“0000”が
読み出される。
【0046】また、図3に示すように、アドレス入力が
“01”の場合、先に書き込まれたワード1のメモリセ
ル220の値“0001”が読み出され、アドレス入力
が“10”の場合、先に書き込まれたワード2のメモリ
セル220の値“0010”が読み出され、アドレス入
力が“11”の場合、先に書き込まれたワード3のメモ
リセル220の値“0011”が読み出される。
“01”の場合、先に書き込まれたワード1のメモリセ
ル220の値“0001”が読み出され、アドレス入力
が“10”の場合、先に書き込まれたワード2のメモリ
セル220の値“0010”が読み出され、アドレス入
力が“11”の場合、先に書き込まれたワード3のメモ
リセル220の値“0011”が読み出される。
【0047】(テスト動作1:シフト動作)図4は本実
施の形態のメモリのテスト時の動作を示す図である。シ
フト動作時、表1の第4行目に示すように、テストモー
ド信号tmdが“HI”かつシフトイネーブル信号se
nが“HI”となるので、制御部202のNAND25
0の出力は“HI”となり、これにより、NAND25
2,251の出力が常に“LO”となるので、NMOS
245,214はともにOFFとなる。一方、NAND
253,254の出力は、テストモード信号tmdが
“HI”であり、かつAND250の出力が“HI”で
あるので、クロック信号clkが“LO”の時に“H
I”となり、この時、NMOS244,213はともに
ONとなり、制御回路202の全てのラッチ回路240
にはいずれも“LO”が入力され、これらが保持され
る。従って、チップセレクト,読み出しイネーブルおよ
び書き込みイネーブルを保持するラッチ回路240の出
力はいずれも“HI”となり、チップセレクト,読み出
しおよび書き込みが活性化され、かつデコーダ部201
は実際にアドレス入力a0,a1に入力される値にかか
わらずメモリアレイ部200のワード0を活性化する。
また、IO部203のラッチ回路219は、それぞれク
ロック信号clkが“LO”であるときにsi端子から
入力されるデータを保持し、このとき制御部202のA
ND255の出力が“HI”であるので、この保持した
値をメモリアレイ部200へ出力する。ワード0のメモ
リセル220はラッチ回路219からの出力を、次のク
ロック信号clkが“HI”になるのと同期して格納
し、同時にIO回路210のバッファ215に出力す
る。即ち、クロック信号clkが“HI”であれば、テ
ストモード信号tmdおよびシフトイネーブル信号se
nの値に関わらずNMOS245,244,214,2
13はOFFとなるので、表1の第1行目に示すよう
に、NAND252,253,254,251の出力が
“LO”となり、制御部202の全てのラッチ回路24
0の入力およびIO部203の全てのラッチ回路219
の入力が遮断されるので、既に、クロック信号clkが
“LO”であった時に、IO部203のラッチ回路21
9に保持されていた入力データが、制御回路202のラ
ッチ回路240により保持されている,アドレス入力a
0,a1がともに“LO”、すなわちワード0のメモリ
セル220に書き込まれる。
施の形態のメモリのテスト時の動作を示す図である。シ
フト動作時、表1の第4行目に示すように、テストモー
ド信号tmdが“HI”かつシフトイネーブル信号se
nが“HI”となるので、制御部202のNAND25
0の出力は“HI”となり、これにより、NAND25
2,251の出力が常に“LO”となるので、NMOS
245,214はともにOFFとなる。一方、NAND
253,254の出力は、テストモード信号tmdが
“HI”であり、かつAND250の出力が“HI”で
あるので、クロック信号clkが“LO”の時に“H
I”となり、この時、NMOS244,213はともに
ONとなり、制御回路202の全てのラッチ回路240
にはいずれも“LO”が入力され、これらが保持され
る。従って、チップセレクト,読み出しイネーブルおよ
び書き込みイネーブルを保持するラッチ回路240の出
力はいずれも“HI”となり、チップセレクト,読み出
しおよび書き込みが活性化され、かつデコーダ部201
は実際にアドレス入力a0,a1に入力される値にかか
わらずメモリアレイ部200のワード0を活性化する。
また、IO部203のラッチ回路219は、それぞれク
ロック信号clkが“LO”であるときにsi端子から
入力されるデータを保持し、このとき制御部202のA
ND255の出力が“HI”であるので、この保持した
値をメモリアレイ部200へ出力する。ワード0のメモ
リセル220はラッチ回路219からの出力を、次のク
ロック信号clkが“HI”になるのと同期して格納
し、同時にIO回路210のバッファ215に出力す
る。即ち、クロック信号clkが“HI”であれば、テ
ストモード信号tmdおよびシフトイネーブル信号se
nの値に関わらずNMOS245,244,214,2
13はOFFとなるので、表1の第1行目に示すよう
に、NAND252,253,254,251の出力が
“LO”となり、制御部202の全てのラッチ回路24
0の入力およびIO部203の全てのラッチ回路219
の入力が遮断されるので、既に、クロック信号clkが
“LO”であった時に、IO部203のラッチ回路21
9に保持されていた入力データが、制御回路202のラ
ッチ回路240により保持されている,アドレス入力a
0,a1がともに“LO”、すなわちワード0のメモリ
セル220に書き込まれる。
【0048】従って、例えば、ワード0のメモリセル2
20の値が“1111”、メモリのsin端子の入力デ
ータが“0”である場合、次のクロック信号clkが
“HI”になるのと同期して、ワード0のメモリセル2
20の値が“0111”と1ビットシフトされる。従っ
て、以後クロック信号clkが“LO”から“HI”に
なる毎に、ワード0のメモリセル220の値が1ビット
ずつシフトされてゆく。
20の値が“1111”、メモリのsin端子の入力デ
ータが“0”である場合、次のクロック信号clkが
“HI”になるのと同期して、ワード0のメモリセル2
20の値が“0111”と1ビットシフトされる。従っ
て、以後クロック信号clkが“LO”から“HI”に
なる毎に、ワード0のメモリセル220の値が1ビット
ずつシフトされてゆく。
【0049】(テスト動作2:キャプチャー動作)キャ
プチャー動作時、表1の第3行目に示すように、テスト
モード信号tmdが“HI”かつシフトイネーブル信号
senが“LO”となるので、制御部202のAND2
50の出力が“LO”となり、NAND252,254
の出力は常に“LO”となり、NMOS245、213
はOFFとなる。一方、NAND253,251はクロ
ック信号clkが“LO”の時に“HI”となり、NM
OS244,214はONとなり、制御部202のラッ
チ回路240には全て“LO”が入力され保持される。
従って、チップセレクト,読み出しイネーブルおよび書
き込みイネーブルを保持するラッチ回路240の出力が
“HI”となり、チップセレクト,読み出しおよび書き
込みが活性化され、デコーダ部201はアドレス入力a
0,a1の値にかかわらずワード0を活性化する。ま
た、NMOS214がONとなっているのでIO部20
3のラッチ回路219はそれぞれクロック信号clkが
“LO”であるときのデータ入力di0ないしdi3か
ら入力されるデータを保持し、メモリアレイ部200へ
出力する。ワード0に属するメモリセル220はラッチ
回路219からの出力を、次のクロック信号clkが
“HI”になるのと同期して格納し、同時にIO回路2
10のバッファ215に対して出力する。従って、アド
レス入力にかかわらず、データ入力di0ないしdi3
の値がワード0のメモリセル220に格納される。
プチャー動作時、表1の第3行目に示すように、テスト
モード信号tmdが“HI”かつシフトイネーブル信号
senが“LO”となるので、制御部202のAND2
50の出力が“LO”となり、NAND252,254
の出力は常に“LO”となり、NMOS245、213
はOFFとなる。一方、NAND253,251はクロ
ック信号clkが“LO”の時に“HI”となり、NM
OS244,214はONとなり、制御部202のラッ
チ回路240には全て“LO”が入力され保持される。
従って、チップセレクト,読み出しイネーブルおよび書
き込みイネーブルを保持するラッチ回路240の出力が
“HI”となり、チップセレクト,読み出しおよび書き
込みが活性化され、デコーダ部201はアドレス入力a
0,a1の値にかかわらずワード0を活性化する。ま
た、NMOS214がONとなっているのでIO部20
3のラッチ回路219はそれぞれクロック信号clkが
“LO”であるときのデータ入力di0ないしdi3か
ら入力されるデータを保持し、メモリアレイ部200へ
出力する。ワード0に属するメモリセル220はラッチ
回路219からの出力を、次のクロック信号clkが
“HI”になるのと同期して格納し、同時にIO回路2
10のバッファ215に対して出力する。従って、アド
レス入力にかかわらず、データ入力di0ないしdi3
の値がワード0のメモリセル220に格納される。
【0050】従って、図4に示されるように、シフト・
イン動作により、クロック信号clkが“LO”から
“HI”になる毎に、アドレスa0,a1やデータ入力
di0ないしdi3の値にかかわらず、ワード0のメモ
リセル220の値が“1111”から“0111”,
“1011”,“1011”,“0101”,“001
0”と1ビットずつ順にシフトされる。そしてキャプチ
ャー動作により、データ入力di0ないしdi3の値
“1010”がアドレスの値にかかわらず、ワード0の
メモリセル220に格納される。
イン動作により、クロック信号clkが“LO”から
“HI”になる毎に、アドレスa0,a1やデータ入力
di0ないしdi3の値にかかわらず、ワード0のメモ
リセル220の値が“1111”から“0111”,
“1011”,“1011”,“0101”,“001
0”と1ビットずつ順にシフトされる。そしてキャプチ
ャー動作により、データ入力di0ないしdi3の値
“1010”がアドレスの値にかかわらず、ワード0の
メモリセル220に格納される。
【0051】そしてさらに、シフト・イン動作により、
クロック信号clkが“LO”から“HI”になる毎
に、アドレスa0,a1やデータ入力di0ないしdi
3の値にかかわらず、ワード0のメモリセル220の値
が“1010”から“0101”,“0010”,“0
001”,“0000”と1ビットずつ順にシフトされ
る。
クロック信号clkが“LO”から“HI”になる毎
に、アドレスa0,a1やデータ入力di0ないしdi
3の値にかかわらず、ワード0のメモリセル220の値
が“1010”から“0101”,“0010”,“0
001”,“0000”と1ビットずつ順にシフトされ
る。
【0052】このように構成された、本実施の形態1の
半導体集積回路装置を、図1に示すように、スキャンラ
イン上に接続することにより、即ち、スキャンレジスタ
47の出力をメモリ3のスキャン入力sinに接続する
とともに、メモリ3のスキャン出力soutを順序回路
44のDT入力に接続することにより、メモリ3がシフ
ト動作を実行することによって、メモリの出力do0な
いしdo3に任意の値が設定可能となるので、従来は必
要であったダミーフリップフロップ49およびセレクタ
500が不要となる。また、組合せ回路1の出力をメモ
リ3のデータ入力diのみに接続することにより、メモ
リ3がキャプチャー動作を実行することによってデータ
入力di0ないしdi3の値をメモリ内部に格納し、続
くシフト動作により外部へシフトアウトすることが可能
となるので、従来は必要であったダミーフリップフロッ
プ48も不要となる。
半導体集積回路装置を、図1に示すように、スキャンラ
イン上に接続することにより、即ち、スキャンレジスタ
47の出力をメモリ3のスキャン入力sinに接続する
とともに、メモリ3のスキャン出力soutを順序回路
44のDT入力に接続することにより、メモリ3がシフ
ト動作を実行することによって、メモリの出力do0な
いしdo3に任意の値が設定可能となるので、従来は必
要であったダミーフリップフロップ49およびセレクタ
500が不要となる。また、組合せ回路1の出力をメモ
リ3のデータ入力diのみに接続することにより、メモ
リ3がキャプチャー動作を実行することによってデータ
入力di0ないしdi3の値をメモリ内部に格納し、続
くシフト動作により外部へシフトアウトすることが可能
となるので、従来は必要であったダミーフリップフロッ
プ48も不要となる。
【0053】このように、本実施の形態1によれば、メ
モリに対し、AND250ないし254とNMOS21
3,244を追加するとともに、メモリ3の特定のワー
ドに沿ったメモリセルのうち、それぞれのメモリセルに
対応するラッチ回路の入力をこれの一方の側で隣接する
メモリセルに対応するバッファ回路の出力から得られる
ようにデータを入,出力させる信号線SLをIO部に設
け、さらに、制御部のラッチ回路の入力を接地させるグ
ランド線GLを設けるようにしたので、メモリの特定の
ワードに沿ったメモリセルをシフトレジスタとして動作
させることが可能となり、データ入力ラッチ回路とメモ
リセルとでスキャンフリップフロップを形成することが
可能となり、かつ、メモリの入力をメモリ内部の特定の
ワードに属するメモリセルに取り入れる,キャプチャー
動作を行うことが可能となるため、従来必要であったダ
ミーフリップフロップおよび選択回路が不要となり、回
路面積ひいてはチップ面積の削減が可能になるととも
に、論理段数の削減が実現できる。
モリに対し、AND250ないし254とNMOS21
3,244を追加するとともに、メモリ3の特定のワー
ドに沿ったメモリセルのうち、それぞれのメモリセルに
対応するラッチ回路の入力をこれの一方の側で隣接する
メモリセルに対応するバッファ回路の出力から得られる
ようにデータを入,出力させる信号線SLをIO部に設
け、さらに、制御部のラッチ回路の入力を接地させるグ
ランド線GLを設けるようにしたので、メモリの特定の
ワードに沿ったメモリセルをシフトレジスタとして動作
させることが可能となり、データ入力ラッチ回路とメモ
リセルとでスキャンフリップフロップを形成することが
可能となり、かつ、メモリの入力をメモリ内部の特定の
ワードに属するメモリセルに取り入れる,キャプチャー
動作を行うことが可能となるため、従来必要であったダ
ミーフリップフロップおよび選択回路が不要となり、回
路面積ひいてはチップ面積の削減が可能になるととも
に、論理段数の削減が実現できる。
【0054】即ち、上記機能を実現するためにメモリに
追加された回路はAND250ないし254とNMOS
213,244および信号線SLとグランド線GLのみ
であり、これはメモリ自体の面積に対し非常に小さいも
のであり、その影響は殆んどなく、かつこれらを追加し
たことにより削除されるスキャンフリップフロップ4
8,49や選択回路500の方が、追加された回路より
も一般に回路規模が大きいため、回路面積、ひいてはチ
ップ面積の削減が可能となっている。
追加された回路はAND250ないし254とNMOS
213,244および信号線SLとグランド線GLのみ
であり、これはメモリ自体の面積に対し非常に小さいも
のであり、その影響は殆んどなく、かつこれらを追加し
たことにより削除されるスキャンフリップフロップ4
8,49や選択回路500の方が、追加された回路より
も一般に回路規模が大きいため、回路面積、ひいてはチ
ップ面積の削減が可能となっている。
【0055】これは、例えば、メモリのデータをnビッ
ト、アドレスをmビットとすると、追加する回路は、A
ND 5個(AND250ないし254)と、NMOS
(n+m+3)個(nはアドレス接地用のNMOS24
4,mはシフトデータ入力用のNMOS213,3はチ
ップセレクト,読み出しイネーブルおよび書き込みイネ
ーブル接地用のNMOS244)と、インバータ 6個
(AND251ないし254の反転入力をインバータと
見なす)であり、これは図7(a) に示すANDの構成例
および図7(b) に示すインバータの構成例から分かるよ
うに、 (PMOS×2+NMOS×2)×5+NMOS×(n
+m+3)+(PMOS+NMOS)×6=PMOS×
16+NMOS×(n+m+19) となる。
ト、アドレスをmビットとすると、追加する回路は、A
ND 5個(AND250ないし254)と、NMOS
(n+m+3)個(nはアドレス接地用のNMOS24
4,mはシフトデータ入力用のNMOS213,3はチ
ップセレクト,読み出しイネーブルおよび書き込みイネ
ーブル接地用のNMOS244)と、インバータ 6個
(AND251ないし254の反転入力をインバータと
見なす)であり、これは図7(a) に示すANDの構成例
および図7(b) に示すインバータの構成例から分かるよ
うに、 (PMOS×2+NMOS×2)×5+NMOS×(n
+m+3)+(PMOS+NMOS)×6=PMOS×
16+NMOS×(n+m+19) となる。
【0056】これに対し、削除する回路は、Dフリップ
フロップ 2m個(スキャンフリップフロップ48,4
9)と、NMOS 2n個(選択回路500を構成する
もの)とインバータ 2個(インバータ650,65
1)であり、これは図7(f) に示すDフリップフロップ
の構成例、これに含まれる図7(c) に示すトライステー
トインバータの構成例、図7(e) に示すトランスファゲ
ートの構成例、さらには図7(d) に示すセレクタ(選択
回路)の構成例から分かるように、 (PMOS×11+NMOS×11)×2m+NMOS
×2n+(PMOS+NMOS)×2=PMOS×(2
2m+2)+NMOS×(22m+2n+2) となり、仮にメモリ構成を32ビット×64ワードとす
ると、n=32,m=6となり、追加する回路よりも削
除する回路の方が遙かに多く、従って、確実にチップ面
積を削減できることが分かる。
フロップ 2m個(スキャンフリップフロップ48,4
9)と、NMOS 2n個(選択回路500を構成する
もの)とインバータ 2個(インバータ650,65
1)であり、これは図7(f) に示すDフリップフロップ
の構成例、これに含まれる図7(c) に示すトライステー
トインバータの構成例、図7(e) に示すトランスファゲ
ートの構成例、さらには図7(d) に示すセレクタ(選択
回路)の構成例から分かるように、 (PMOS×11+NMOS×11)×2m+NMOS
×2n+(PMOS+NMOS)×2=PMOS×(2
2m+2)+NMOS×(22m+2n+2) となり、仮にメモリ構成を32ビット×64ワードとす
ると、n=32,m=6となり、追加する回路よりも削
除する回路の方が遙かに多く、従って、確実にチップ面
積を削減できることが分かる。
【0057】なお、以上の説明からも分かるように、本
実施の形態の動作説明においては、アドレスを2ビッ
ト、データを4ビットとしたが、この場合のみに限定す
るものではない。さらに、テスト動作時のアドレスを
“00”としたが、これに限定するものではなく、任意
の値に関して同様に実現可能である。また、メモリ内部
に形成する選択回路をNMOSのトランスファーゲート
で構成したが、これに限定するものではなく、CMOS
回路でも同様に実現可能である。さらに、メモリセルは
6トランジスタ型に限定するものではない。また、メモ
リセルの読み出しはトライステートインバータ225に
よるものを示したが、図8に示すように、これに代えて
NMOS226を用いてもよい。
実施の形態の動作説明においては、アドレスを2ビッ
ト、データを4ビットとしたが、この場合のみに限定す
るものではない。さらに、テスト動作時のアドレスを
“00”としたが、これに限定するものではなく、任意
の値に関して同様に実現可能である。また、メモリ内部
に形成する選択回路をNMOSのトランスファーゲート
で構成したが、これに限定するものではなく、CMOS
回路でも同様に実現可能である。さらに、メモリセルは
6トランジスタ型に限定するものではない。また、メモ
リセルの読み出しはトライステートインバータ225に
よるものを示したが、図8に示すように、これに代えて
NMOS226を用いてもよい。
【0058】さらに、図9に示すように、読み出しイネ
ーブル信号を両相で入力するトライステートインバータ
227を用いるようにしてもよい。但し、この場合、正
相の読み出しイネーブル信号はデコーダ部201のAN
D233の出力をそのまま用い、逆相の読み出しイネー
ブル信号はデコーダ部201のAND233の出力をイ
ンバータ234により反転して用いるか、あるいはAN
D233に代えてNANDを設け、逆相の読み出しイネ
ーブル信号はデコーダ部201のNANDの出力をその
まま用い、正相の読み出しイネーブル信号はこのNAN
Dの出力をインバータにより反転して用いるようにすれ
ばよい。
ーブル信号を両相で入力するトライステートインバータ
227を用いるようにしてもよい。但し、この場合、正
相の読み出しイネーブル信号はデコーダ部201のAN
D233の出力をそのまま用い、逆相の読み出しイネー
ブル信号はデコーダ部201のAND233の出力をイ
ンバータ234により反転して用いるか、あるいはAN
D233に代えてNANDを設け、逆相の読み出しイネ
ーブル信号はデコーダ部201のNANDの出力をその
まま用い、正相の読み出しイネーブル信号はこのNAN
Dの出力をインバータにより反転して用いるようにすれ
ばよい。
【0059】さらに、これらメモリセルのデータを読み
出すトライステートインバータ(あるいはNMOS)を
個々のメモリセル毎に2つ以上設けることにより、いわ
ゆるデュアルポートメモリあるいはマルチポートメモリ
とするようにしてもよい。そしてさらに、ワード方向、
すなわちメモリアレイ部の中で行方向に沿った特定の1
行分のメモリセルをシフトレジスタとして動作できるよ
うにしたが、列方向に沿った特定の1列分のメモリセル
をシフトレジスタとして動作できるようにしてもよい。
出すトライステートインバータ(あるいはNMOS)を
個々のメモリセル毎に2つ以上設けることにより、いわ
ゆるデュアルポートメモリあるいはマルチポートメモリ
とするようにしてもよい。そしてさらに、ワード方向、
すなわちメモリアレイ部の中で行方向に沿った特定の1
行分のメモリセルをシフトレジスタとして動作できるよ
うにしたが、列方向に沿った特定の1列分のメモリセル
をシフトレジスタとして動作できるようにしてもよい。
【0060】
【発明の効果】以上のように、本願発明に係る半導体記
憶装置によれば、データを記憶するメモリアレイ部と、
前記メモリアレイ部へのアドレス入力をデコードするデ
コード部と、前記メモリアレイ部の書き込み読み出しを
制御する制御部と、外部より与えられるクロック信号に
同期しデータ入力を保持するラッチ回路と、前記メモリ
アレイ部と外部との入出力を行うIO部と、前記ラッチ
回路に設けられ、データ入力とシフト入力を選択する選
択回路とを備え、前記制御部は通常動作時はアドレス入
力の値により指定されるメモリセルを活性状態にし、非
通常動作時はアドレス入力の値にかかわらず特定のメモ
リセルを活性状態にするように構成したので、データ入
力ラッチ回路とメモリセルとでスキャンフリップフロッ
プを形成することが可能となり、従来は必要であったダ
ミーフリップフロップおよび選択回路が不要となり、チ
ップ面積の削減および論理段数の削減が実現できる効果
がある。
憶装置によれば、データを記憶するメモリアレイ部と、
前記メモリアレイ部へのアドレス入力をデコードするデ
コード部と、前記メモリアレイ部の書き込み読み出しを
制御する制御部と、外部より与えられるクロック信号に
同期しデータ入力を保持するラッチ回路と、前記メモリ
アレイ部と外部との入出力を行うIO部と、前記ラッチ
回路に設けられ、データ入力とシフト入力を選択する選
択回路とを備え、前記制御部は通常動作時はアドレス入
力の値により指定されるメモリセルを活性状態にし、非
通常動作時はアドレス入力の値にかかわらず特定のメモ
リセルを活性状態にするように構成したので、データ入
力ラッチ回路とメモリセルとでスキャンフリップフロッ
プを形成することが可能となり、従来は必要であったダ
ミーフリップフロップおよび選択回路が不要となり、チ
ップ面積の削減および論理段数の削減が実現できる効果
がある。
【0061】また、本発明の請求項2に記載の半導体集
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記メモリセルはスタティック型のメモリセル
であり、前記制御部は、前記非通常動作時に、前記メモ
リアレイ部の特定のワードに属するメモリセルに対しデ
ータの読み出しおよび書き込みの双方を可能にするよう
に構成したので、スタティック型のメモリセルを、シフ
トレジスタを構成する個々のレジスタとして動作させる
ことが可能となり、データ入力ラッチ回路とメモリセル
とでスキャンフリップフロップを形成することが可能と
なるので、従来は必要であったダミーフリップフロップ
および選択回路が不要となり、チップ面積の削減および
論理段数の削減が実現できる効果がある。
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記メモリセルはスタティック型のメモリセル
であり、前記制御部は、前記非通常動作時に、前記メモ
リアレイ部の特定のワードに属するメモリセルに対しデ
ータの読み出しおよび書き込みの双方を可能にするよう
に構成したので、スタティック型のメモリセルを、シフ
トレジスタを構成する個々のレジスタとして動作させる
ことが可能となり、データ入力ラッチ回路とメモリセル
とでスキャンフリップフロップを形成することが可能と
なるので、従来は必要であったダミーフリップフロップ
および選択回路が不要となり、チップ面積の削減および
論理段数の削減が実現できる効果がある。
【0062】また、本発明の請求項3に記載の半導体集
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記ラッチ回路は、前記メモリアレイ部のワー
ドに沿う方向に複数配列され、前記制御部の制御によ
り、前記非通常動作時に、前記メモリアレイ部の特定の
ワードに属するメモリセルに対し、ワードに沿う方向に
1つずつずれたメモリセルから読み出したデータをラッ
チして書き込むことを可能にするように構成したので、
メモリセルを、シフトレジスタとして動作させることが
可能となり、データ入力ラッチ回路とメモリセルとでス
キャンフリップフロップを形成することが可能となるの
で、従来は必要であったダミーフリップフロップおよび
選択回路が不要となり、チップ面積の削減および論理段
数の削減が実現できる効果がある。
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記ラッチ回路は、前記メモリアレイ部のワー
ドに沿う方向に複数配列され、前記制御部の制御によ
り、前記非通常動作時に、前記メモリアレイ部の特定の
ワードに属するメモリセルに対し、ワードに沿う方向に
1つずつずれたメモリセルから読み出したデータをラッ
チして書き込むことを可能にするように構成したので、
メモリセルを、シフトレジスタとして動作させることが
可能となり、データ入力ラッチ回路とメモリセルとでス
キャンフリップフロップを形成することが可能となるの
で、従来は必要であったダミーフリップフロップおよび
選択回路が不要となり、チップ面積の削減および論理段
数の削減が実現できる効果がある。
【0063】また、本発明の請求項4に記載の半導体集
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記ラッチ回路は、前記メモリアレイ部のワー
ドに沿う方向に複数配列され、前記制御部の制御によ
り、前記非通常動作時に、前記メモリアレイ部の特定の
ワードに属するメモリセルの全てに対し同時に入力すべ
きデータをラッチして書き込むことを可能にするように
構成したので、メモリの入力をメモリ内部の特定のワー
ドに属するメモリセルに取り入れる,キャプチャー動作
を行うことが可能となり、従来は必要であったダミーフ
リップフロップおよび選択回路が不要となり、チップ面
積の削減および論理段数の削減が実現できる効果があ
る。
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記ラッチ回路は、前記メモリアレイ部のワー
ドに沿う方向に複数配列され、前記制御部の制御によ
り、前記非通常動作時に、前記メモリアレイ部の特定の
ワードに属するメモリセルの全てに対し同時に入力すべ
きデータをラッチして書き込むことを可能にするように
構成したので、メモリの入力をメモリ内部の特定のワー
ドに属するメモリセルに取り入れる,キャプチャー動作
を行うことが可能となり、従来は必要であったダミーフ
リップフロップおよび選択回路が不要となり、チップ面
積の削減および論理段数の削減が実現できる効果があ
る。
【図1】 本発明の実施の形態1による半導体集積回路
装置におけるメモリを用いてフルスキャン設計を行った
場合の概念図。
装置におけるメモリを用いてフルスキャン設計を行った
場合の概念図。
【図2】 本発明の実施の形態1による半導体集積回路
装置におけるメモリの回路図。
装置におけるメモリの回路図。
【図3】 本発明の実施の形態1による半導体集積回路
装置におけるメモリの通常動作を示す図。
装置におけるメモリの通常動作を示す図。
【図4】 本発明の実施の形態1による半導体集積回路
装置におけるメモリのテスト時の動作を示す図。
装置におけるメモリのテスト時の動作を示す図。
【図5】 一般的な論理回路の概念図。
【図6】 従来のメモリの回路図。
【図7】 メモリの回路要素の構成を示す図。
【図8】 本発明の実施の形態1による半導体集積回路
装置におけるメモリの他の回路図。
装置におけるメモリの他の回路図。
【図9】 本発明の実施の形態1による半導体集積回路
装置におけるメモリのさらに他の回路図。
装置におけるメモリのさらに他の回路図。
1,2 組合せ回路 3 メモリ 41〜49 スキャンフリップフロップ 200 メモリアレイ部 201 デコーダ部 202 制御部 203 IO部 210 IO回路 211〜214 NMOSトランジスタ 215 バッファ 216〜218 インバータ 220 メモリセル 221,222 NMOSトランジスタ 223,224 インバータ 225,227 トライステートインバータ 226 NMOSトランジスタ 230 デコーダ回路 231〜233 AND回路 234 インバータ 240 ラッチ回路 241〜243 インバータ 244,245 NMOSトランジスタ 250〜255 AND回路 610 IO回路 650,651 インバータ 640 ラッチ回路
Claims (4)
- 【請求項1】 データを記憶するメモリアレイ部と、 前記メモリアレイ部へのアドレス入力をデコードするデ
コード部と、 前記メモリアレイ部の書き込み読み出しを制御する制御
部と、 外部より与えられるクロック信号に同期しデータ入力を
保持するラッチ回路と、 前記メモリアレイ部と外部との入出力を行うIO部と、 前記ラッチ回路に設けられ、データ入力とシフト入力を
選択する選択回路とを備え、 前記制御部は通常動作時はアドレス入力の値により指定
されるメモリセルを活性状態にし、非通常動作時はアド
レス入力の値にかかわらず特定のメモリセルを活性状態
にすることを特徴とする半導体集積回路装置。 - 【請求項2】 請求項1の半導体集積回路装置におい
て、 前記メモリセルはスタティック型のメモリセルであり、 前記制御部は、前記非通常動作時に、前記メモリアレイ
部の特定のワードに属するメモリセルに対しデータの読
み出しおよび書き込みの双方を可能にすることを特徴と
する半導体集積回路装置。 - 【請求項3】 請求項1の半導体集積回路装置におい
て、 前記ラッチ回路は、前記メモリアレイ部のワードに沿う
方向に複数配列され、 前記制御部の制御により、前記非通常動作時に、前記メ
モリアレイ部の特定のワードに属するメモリセルに対
し、ワードに沿う方向に1つずつずれたメモリセルから
読み出したデータをラッチして書き込むことを可能にす
ることを特徴とする半導体集積回路装置。 - 【請求項4】 請求項1の半導体集積回路装置におい
て、 前記ラッチ回路は、前記メモリアレイ部のワードに沿う
方向に複数配列され、 前記制御部の制御により、前記非通常動作時に、前記メ
モリアレイ部の特定のワードに属するメモリセルの全て
に対し同時に入力すべきデータをラッチして書き込むこ
とを可能にすることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10319258A JP2000147066A (ja) | 1998-11-10 | 1998-11-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10319258A JP2000147066A (ja) | 1998-11-10 | 1998-11-10 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000147066A true JP2000147066A (ja) | 2000-05-26 |
Family
ID=18108197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10319258A Pending JP2000147066A (ja) | 1998-11-10 | 1998-11-10 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000147066A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010197149A (ja) * | 2009-02-24 | 2010-09-09 | Fujitsu Semiconductor Ltd | 半導体装置及びその試験方法 |
JP2018190751A (ja) * | 2017-04-28 | 2018-11-29 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置のテスト方法 |
-
1998
- 1998-11-10 JP JP10319258A patent/JP2000147066A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2010197149A (ja) * | 2009-02-24 | 2010-09-09 | Fujitsu Semiconductor Ltd | 半導体装置及びその試験方法 |
JP2018190751A (ja) * | 2017-04-28 | 2018-11-29 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置のテスト方法 |
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