JP2000147066A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ周辺の故障検出率向上のために設ける
ダミーフリップフロップによる、チップ面積および論理
段数の増加を抑える。 【解決手段】 データを保持するメモリアレイ部２００
と、アドレス入力をデコードするデコード部２０１と、
書き込み読み出しを制御する制御部２０２と、外部より
与えられるクロック信号に同期しデータ入力を保持する
ラッチ回路２１９を有し、前記メモリアレイ部２００と
外部との間で入出力を行うＩＯ部２０３を有するものに
おいて、前記ラッチ回路はデータ入力とシフト入力を選
択する選択回路を有し、前記制御部２０２は、非通常動
作時はアドレス入力にかかわらず特定のメモリセルを活
性状態にするようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の分野に関するものであり、特にメモリとともに論理
回路を搭載した半導体記憶装置の改良を図ったものに関
する。

【０００２】

【従来の技術】一般に、論理回路は図５に示すように組
合せ回路１，２および順序回路４１ないし４６により構
成される。近年、半導体集積回路の製造プロセスの微細
化によって、メモリ３も論理回路と同一の半導体集積回
路装置に搭載できるようになった。

【０００３】図５は一般的な論理回路の概念図を示す。
図において、１，２は論理回路を構成する組合せ回路で
あり、入力の値が決まれば過去の回路の状態に依存する
ことなく出力の値が決まるものである。また、４１ない
し４６は論理回路を構成する順序回路であり、出力の値
は、入力の値のみならず過去の回路の状態に依存して決
まるものである。なお、スキャンテストは同期設計を前
提としており、最近の回路では、Ｄフリップフロップを
用いた同期設計が主流であり、論理回路を組合せ回路と
Ｄフリップフロップ（これも順序回路の一種である）と
から構成することが多いため、ここでは順序回路とし
て、Ｄフリップフロップを示している。これら順序回路
４１ないし４６のうち、順序回路４１ないし４３は組合
せ回路１の前段に、順序回路４４ないし４６は組合せ回
路２の後段に、それぞれ設けられている。３はメモリで
あり、組合せ回路１，２の間に設けられている。４７な
いし４９はスキャンフリップフロップであり、これらは
Ｄフリップフロップからなり、スキャンフリップフロッ
プ４７，４８は組合せ回路１とメモリ３との間に、スキ
ャンフリップフロップ４９はメモリ３と組合せ回路２と
の間に、それぞれ設けられている。また、５００はセレ
クタであり、メモリ３から読み出したデータとスキャン
フリップフロップ４９が出力したデータのいずれか一方
を選択する。

【０００４】ところで、論理回路は、その故障検査を行
うためのテストパターン生成を容易化するために、フル
スキャン設計が一般的に用いられている。フルスキャン
設計では、テスト時に順序回路はシフトレジスタとして
動作するようにスキャンフリップフロップに置き換えら
れ、外部からシフト動作でテスト用の値を入力すること
により、組合せ回路に任意の入力値をセット（シフトイ
ン）可能とし、入力値に対応した組合せ回路の出力値を
スキャンフリップフロップで保持し（キャプチャー）、
その後シフト動作で外部に出力（シフトアウト）するこ
とが可能となり、テストパターンの自動生成を可能とす
るとともに故障検出率の向上を図っている。

【０００５】以下、この論理回路の動作について説明す
る。通常動作において、セレクタ５００はメモリ３の出
力を選択するものとする。組合せ回路１の３組の入力に
は、順序回路４１ないし４３を介して実線で示される外
部入力から３組のデータが与えられ、組合せ回路１はこ
れら３組のデータに対し論理演算を行って３組のデータ
を出力する。メモリ３は図示しないモード切替え信号に
よって書き込みモードとされており、メモリ３はこれら
３組のデータのうちの２組をアドレス入力ａおよびデー
タ入力ｄｉとして入力し、アドレス入力ａにより決定さ
れるアドレスに、データ入力ｄｉに与えられたデータを
書き込む。

【０００６】次に、図示しないモード切替え信号によっ
てメモリ３が読み出しモードとされると、書き込みモー
ド時と同様の動作によって、組合せ回路１は３組のデー
タを出力する。メモリ３はこれら３組のデータのうちの
２組をアドレス入力ａおよびデータ入力ｄｉとして入力
するが、読み出しモードであるので、データ入力ｄｉは
有効とはならず、メモリ３はアドレス入力ａにより決定
されるアドレスからデータを読み出し、データ出力ｄｏ
よりデータを出力する。セレクタ５００は通常動作であ
るのでメモリ３の出力を選択しており、メモリ３のデー
タ出力ｄｏからのデータが組合せ回路２に入力される。
組合せ回路２はこのデータに対し論理演算を行って２組
の出力を生成し、順序回路４４，４５はこれら２組の出
力を入力してこれを外部に出力する。なお、組合せ回路
１から出力された３組の出力のうち、残りｌ組の出力
は、メモリ３に入力されることはなく、順序回路４６を
介して外部に出力される。

【０００７】次にテスト動作において、順序回路４１な
いし４６はスキャンフリップフロップ４７ないし４９と
ともにいわゆるスキャンパスを形成する。このときセレ
クタ５００はスキャンフリップフロップ４９の出力を選
択するものとする。

【０００８】即ち、図５において、破線で示されたよう
に、順序回路４１ないし４３はスキャン入力scan in を
介して例えば外部のテスト装置が発生したテスト用のデ
ータを図示しないクロックに同期して順次シフトしてゆ
く。これら、順序回路４１ないし４３によりこの順にシ
フトされたデータは、スキャンフリップフロップ４７に
入力され、このデータをスキャンフリップフロップ４７
ないし４９および順序回路４４ないし４６はこの順に順
次シフトしてゆき、スキャン出力scan outより出力す
る。これにより、スキャン出力scan outの中にはスキャ
ン入力scan in から入力したデータに対する組合せ回路
１，２の応答が含まれているので、これが期待値に一致
しているか否かを例えば上述のテスト装置により判定す
ることにより、組合せ回路１，２が故障しているか否か
を判定することができる。

【０００９】即ち、順序回路４１ないし４３はこの順に
順次シフトされてゆくデータを組合せ回路１に対しても
出力する。組合せ回路１はこの順序回路４１ないし４３
により与えられたデータを論理演算し、その演算結果を
３組出力するが、そのうちの２組が、スキャンフリップ
フロップ４７および４８に出力され、これが順にシフト
され、スキャンフリップフロップ４９および順序回路４
４ないし４６によりさらに順次シフトされ、スキャン出
力scan outを介して外部に出力される。また、スキャン
フリップフロップ４９は順序回路４４ないし４６に対し
データを順次シフトしてゆくとともにこのデータを組合
せ回路２にも出力する。組合せ回路２はこのスキャンフ
リップフロップ４９により与えられたデータを論理演算
し、その演算結果を２組出力するが、これらが順序回路
４４および４５に入力され、順序回路４４ないし４６に
よりさらに順次シフトされてスキャン出力scan outを介
して外部に出力される。

【００１０】このような動作により、スキャン出力scan
outの中にはスキャン入力scan inから入力したデータ
に対する組合せ回路１，２の応答が含まれているので、
これらが期待値に一致しているか否かを判定することに
より、組合せ回路１，２が故障しているか否かを判定す
ることができる。

【００１１】また、図６に従来のメモリの回路構成を示
す。このメモリはデータを保持する複数のメモリセル２
２０からなるメモリアレイ部２００、外部入出力信号と
メモリアレイ部２００とのインターフェースを行うＩＯ
部２０３、アドレス入力に応じてメモリセル２２０を活
性化するデコーダ部２０１、メモリへの読み書き制御を
行う制御部２０２により構成されている。

【００１２】メモリアレイ部２００のメモリセル２２０
において、２２１，２２２はＮ型ＭＯＳトランジスタ
（以下、ＮＭＯＳと称す）、２２３，２２４はインバー
タ、２２５はトライステート型インバータである。ＮＭ
ＯＳ２２１，２２２はインバータ２２３，２２４ととも
に６トランジスタ型のスタティック型メモリ回路を構成
し、その出力はトライステート型インバータ２２５より
ＩＯ部２０３に出力される。

【００１３】このＩＯ部２０３において、６１０はＩＯ
回路、６１９はラッチ回路、２１１，２１２，２１４は
ＮＭＯＳ、２１５はバッファ、２１６ないし２１８はイ
ンバータである。ＮＭＯＳ２１１，２１２，２１４はメ
モリアレイ部２００へのデータ書き込みの際、メモリア
レイ部２００のデータ書き込み線ＤＷＬを活性化する。

【００１４】また、制御部２０２において、６４０はラ
ッチ回路、２４１ないし２４３はインバータ、２４５は
ＮＭＯＳ、６５０，６５１はインバータ、２５５はＡＮ
Ｄ回路（以下、ＡＮＤと称す）である。また、ａ０，ａ
１はアドレス入力、ｎｃｓはチップセレクト、ｎｗｅは
書き込みイネーブル、ｎｒｅは読み出しイネーブルであ
る。

【００１５】また、２０１はアドレス入力に応じてメモ
リセル２２０を活性化するデコーダ部であり、２３１な
いし２３３はＡＮＤである。ＡＮＤ２３１の入力にはア
ドレス入力ａ０，ａ１をラッチした信号またはその反転
信号のいずれかの組み合わせが、選択すべきワード（Ｗ
ＯＲＤ０ないしＷＯＲＤ３）に応じて接続される。ＡＮ
Ｄ２３２の入力にはＡＮＤ２３１の出力の他に、書き込
みイネーブルｎｗｅおよびチップセレクトｎｃｓをそれ
ぞれラッチした信号の反転信号およびクロック信号ｃｌ
ｋが接続される。

【００１６】ＡＮＤ２３３の入力にはＡＮＤ２３１の出
力の他に、読み出しイネーブルｎｒｅおよびチップセレ
クトｎｃｓをそれぞれラッチした信号の反転信号が接続
される。以降、図６を用いてこの従来のメモリの動作を
説明する。

【００１７】（通常動作）通常動作時、クロック信号ｃ
ｌｋが“ＬＯ”の時にインバータ６５０の出力が“Ｈ
Ｉ”となり、ＮＭＯＳ２４５がＯＮとなって、アドレス
入力ａ０，ａ１，書き込みイネーブルｎｗｅ，読み出し
イネーブルｎｒｅおよびチップセレクトｎｃｓが対応す
るラッチ回路６４０にそれぞれ取り込まれ、これらによ
って保持される。デコーダ部２０１はラッチ回路６４０
によりラッチされたアドレス入力に従い、ＷＯＲＤ０な
いしＷＯＲＤ３のうちの該当するワードを活性化する。
また、クロック信号ｃｌｋが“ＬＯ”の時にインバータ
６５１の出力が“ＨＩ”となり、ＮＭＯＳ２１４がＯＮ
となって、データ入力ｄｉ０ないしｄｉ３が対応するラ
ッチ回路６１９にそれぞれ取り込まれ、これらによって
保持される。

【００１８】次に、チップセレクトｎｃｓの値に応じて
このメモリがいかなる動作を行うかを、それぞれの場合
ごとに説明する。 １）チップセレクトｎｃｓ＝“ＨＩ”とした場合（停
止） チップセレクトｎｃｓが“ＨＩ”の場合、これに対応す
るラッチ回路６４０の出力が“ＬＯ”となるので、デコ
ーダ部２０１のＡＮＤ２３２，２３３の出力はともに
“ＬＯ”となる。このため、いずれのワードに属するメ
モリセル２２０も活性化されない。同様に、ＡＮＤ２５
５の出力も“ＬＯ”となり、ＩＯ部２０３のラッチ回路
６１９の出力も活性化されないため、メモリ３は停止状
態となる。

【００１９】２）チップセレクトｎｃｓ＝“ＬＯ”かつ
書き込みイネーブルｎｗｅ＝“ＬＯ”とした場合（書き
込み） チップセレクトｎｃｓが“ＬＯ”かつ書き込みイネーブ
ルｎｗｅが“ＬＯ”の場合、これらに対応するラッチ回
路６４０の出力がともに“ＨＩ”となり、ＡＮＤ２５５
の出力も“ＨＩ”となるので、ＩＯ部２０３のラッチ回
路６１９に保持されていたデータがメモリアレイ部２０
０に出力される。一方、ＡＮＤ２３２はチップセレクト
ｎｃｓが“ＬＯ”かつ書き込みイネーブルｎｗｅが“Ｌ
Ｏ”のため３入力のうちの２入力が“ＨＩ”となってい
るので、クロック信号ｃｌｋが“ＨＩ”の期間のみ出力
が“ＨＩ”となり、これにより、該当するワードのメモ
リセル２２０のＮＭＯＳ２２１，２２２がＯＮとなり、
ラッチ回路６１９から出力されたデータがメモリセル２
２０に格納される。従って、例えばアドレス入力ａ０，
ａ１が“００”かつデータ入力ｄｉ０ないしｄｉ３が
“００００”の場合、ワード０のメモリセル２２０には
“００００”が格納される。

【００２０】３）チップセレクトｎｃｓ＝“ＬＯ”かつ
読み出しイネーブルｎｒｅ＝“ＬＯ”の場合（読み出
し） チップセレクトｎｃｓが“ＬＯ”かつ読み出しイネーブ
ルｎｒｅが“ＬＯ”の場合、これらに対応するラッチ回
路６４０の出力がともに“ＨＩ”となり、デコーダ部２
０１のＡＮＤ２３３の出力が“ＨＩ”となるので、該当
するワードのメモリセル２２０のトライステートインバ
ータ２２５がＯＮとなり、メモリセル２２０に保持され
たデータがＩＯ回路６１０のバッファ２１５に入力さ
れ、メモリの出力ｄｏ０ないしｄｏ３より出力される。
従って、例えばアドレス入力ａ０，ａ１が“００”の場
合、先に書き込まれているワード０のメモリセル２２０
の値“００００”が読み出される。

【００２１】

【発明が解決しようとする課題】以上の説明から分かる
ように、メモリはそれ自体、出力が過去に入力されたデ
ータを出力するものであり、これは出力が過去の回路の
状態に依存するという意味で順序回路的な動作をする
が、シフトレジスタ的な動作をさせることはできない。

【００２２】よって論理回路を主体とする半導体集積回
路装置にメモリが含まれていた場合、メモリ周辺の組合
せ回路はフルスキャンによる故障検出が不可能となり、
故障検出率を大きく下げる要因となる。そこで、メモリ
周辺にフルスキャンテストのためだけに使用するダミー
フリップフロップ４７ないし４９を挿入し、メモリを迂
回して組合せ回路に入力値をシフトインし、シフトアウ
トを行うことを可能としている。

【００２３】しかしながら、上記の構成では、 （１）ダミーフリップフロップを挿入することによりチ
ップ面積が増加する。 （２）メモリからの出力とシフトインデータを選択する
選択回路が存在することにより論理段数が増加し、通常
動作には不要な選択回路により、本来のメモリの読み出
しアクセスが遅くなる。 という問題を有していた。

【００２４】ところで、かかるメモリと論理回路が混在
する半導体集積回路装置における、テスト容易化のため
にチップ面積が増加する，という問題を解決できるもの
として、例えば、特開平６−１７４８０４号公報に示さ
れた半導体集積回路がある。これは、メモリブロックと
論理ブロックが含まれる半導体集積回路をスキャン化し
た場合に、メモリブロックの出力部を、スキャン用シフ
トレジスタと兼用することにより、チップ面積を縮小で
きるようにしたものである。しかしながら、この特開平
６−１７４８０４号公報に示された技術では、メモリブ
ロックの出力ラッチがシフトレジスタとしても動作する
ようにするものであるため、単にテスト用の信号がメモ
リブロックの出力部を素通りするにすぎず、テスト用の
信号をメモリ内部に取り込むことは実現できないもので
あった。

【００２５】本発明は、以上のような従来のものの問題
点を考慮してなされたものであって、メモリを含む論理
回路のフルスキャンを、チップ面積および論理段数を増
加させることなく実現できる半導体集積回路装置を提供
することを目的としている。

【００２６】

【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に記載の半導体集積回路装置はデ
ータを記憶するメモリアレイ部と、前記メモリアレイ部
へのアドレス入力をデコードするデコード部と、前記メ
モリアレイ部の書き込み読み出しを制御する制御部と、
外部より与えられるクロック信号に同期しデータ入力を
保持するラッチ回路と、前記メモリアレイ部と外部との
入出力を行うＩＯ部と、前記ラッチ回路に設けられ、デ
ータ入力とシフト入力を選択する選択回路とを備え、前
記制御部は通常動作時はアドレス入力の値により指定さ
れるメモリセルを活性状態にし、非通常動作時はアドレ
ス入力の値にかかわらず特定のメモリセルを活性状態に
するように構成したものである。

【００２７】また、本発明の請求項２に記載の半導体集
積回路装置は、請求項１の半導体集積回路装置におい
て、前記メモリセルはスタティック型のメモリセルであ
り、前記制御部は、前記非通常動作時に、前記メモリア
レイ部の特定のワードに属するメモリセルに対しデータ
の読み出しおよび書き込みの双方を可能にするように構
成したものである。

【００２８】また、本発明の請求項３に記載の半導体集
積回路装置は、請求項１の半導体集積回路装置におい
て、前記ラッチ回路は、前記メモリアレイ部のワードに
沿う方向に複数配列され、前記制御部の制御により、前
記非通常動作時に、前記メモリアレイ部の特定のワード
に属するメモリセルに対し、ワードに沿う方向に１つず
つずれたメモリセルから読み出したデータをラッチして
書き込むことを可能にするように構成したものである。

【００２９】また、本発明の請求項４に記載の半導体集
積回路装置は、請求項１の半導体集積回路装置におい
て、前記ラッチ回路は、前記メモリアレイ部のワードに
沿う方向に複数配列され、前記制御部の制御により、前
記非通常動作時に、前記メモリアレイ部の特定のワード
に属するメモリセルの全てに対し同時に入力すべきデー
タをラッチして書き込むことを可能にするように構成し
たものである。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１ないし図４、および表１を用いて説明する。 （実施の形態１）本実施の形態１は、論理回路とともに
使用するメモリを、通常動作時以外の場合は、アドレス
入力の値に関わらず、特定のメモリセルを活性状態にす
ることにより、メモリをスキャンラインとして使用でき
るようにしたものである。

【００３１】図１は本実施の形態のメモリを用いてフル
スキャン設計を行った場合の概念を示す図であり、説明
を簡略にするために半導体記憶装置（以下、メモリと称
す）のアドレスを２ビット、データを４ビットとする。
図１において、１，２は組合せ回路であり、入力の値が
決まれば過去の回路の状態に依存することなく出力の値
が決まるものである。また、４１ないし４６は順序回路
であり、出力の値は、入力の値のみならず過去の回路の
状態に依存して決まるものである。なお、スキャンテス
トは同期設計を前提としており、最近の回路では、Ｄフ
リップフロップを用いた同期設計が主流であり、論理回
路を組合せ回路とＤフリップフロップ（これも順序回路
の一種である）とから構成することが多いため、ここで
は順序回路として、Ｄフリップフロップを示している。
これら順序回路４１ないし４６のうち、順序回路４１な
いし４３は組合せ回路１の前段に、順序回路４４ないし
４６は組合せ回路２の後段に、それぞれ設けられてい
る。３はメモリであり、組合せ回路１，２の間に設けら
れており、内部にスキャンパス用のデータ伝送ルートと
してのシフトレジスタを形成できるように構成している
ものである。４７は順序回路であり、組合せ回路１とメ
モリ３との間に設けられている。

【００３２】そして、これら順序回路４１ないし４３，
４７，４４ないし４６（以下では、スキャンフリップフ
ロップとも言う）はスキャンフリップフロップ化され、
スキャン入力（ｓｃａｎ−ｉｎ）からスキャン出力（ｓ
ｃａｎ−ｏｕｔ）まで途中でメモリ３のスキャン入力ｓ
ｉｎとスキャン出力ｓｏｕｔを経由しシフトレジスタを
形成するように接続されている（以下、これをスキャン
ラインと称す）。スキャンフリップフロップ４１ないし
４７はＤフリップフロップからなり、通常動作時はＤ入
力を選択保持し、シフト動作時はＤＴ入力を選択保持
し、保持した値をＱ、その反転した値をＮＱからそれぞ
れ出力する。

【００３３】図２は本実施の形態１のメモリの回路構成
を示す図である。図２において、２００はデータを保持
するメモリアレイ部であり、２２０はメモリセル、２２
１，２２２はＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳ
と称す）、２２３，２２４はインバータ、２２５はトラ
イステート型インバータである。ＮＭＯＳ２２１，２２
２およびインバータ２２３，２２４で６トランジスタ型
のスタティック型メモリ回路を構成し、その出力はトラ
イステート型インバータ２２５よりＩＯ部２０３に出力
される。

【００３４】このＩＯ部２０３は外部入出力信号とメモ
リアレイ２００とのインターフェースを行うものであ
り、このＩＯ部２０３において、２１０はＩＯ回路、２
１９はラッチ回路、２１１ないし２１４はＮＭＯＳ、２
１５はバッファ、２１６ないし２１８はインバータであ
る。ＮＭＯＳ２１３，２１４は排他的にＯＮとなるよう
に制御されＩＯ部２０３のラッチ回路２１９にデータ入
力ｄｉ０ないしｄｉＮのデータを入力するか、それぞれ
のラッチ回路２１９の入力をその右隣りのバッファの出
力やシフト入力ｓｉｎから得るかを選択する選択回路Ｓ
Ｃとして動作する。ＮＭＯＳ２１１ないし２１４はメモ
リアレイ部２００へのデータ書き込みを行う際、メモリ
アレイ部２００のデータ書き込み線ＤＷＬを活性化す
る。ＩＯ回路２１０のｓｏ端子は信号線ＳＬによりそれ
ぞれのＩＯ回路２１０の左側に隣接するＩＯ回路２１０
のｓｉ端子と接続され、図中最も左側に配置されている
ＩＯ回路２１０のｓｏ端子は信号線ＳＬｏによりメモリ
３のスキャン出力端子であるｓｏｕｔ端子と接続され、
図中最も右側に配置されているＩＯ回路２１０は信号線
ＳＬｉによりメモリ３のスキャン入力端子であるｓｉｎ
端子と接続されている。

【００３５】また、２０２は制御部であり、２４０はラ
ッチ回路、２４１ないし２４３はインバータ、２４４，
２４５はＮＭＯＳ、２５０ないし２５５はＡＮＤ回路
（以下、ＡＮＤと称す）である。ＮＭＯＳ２４４，２４
５はＡＮＤ２５３，２５２により排他的にオンするよう
に制御されることにより、ラッチ回路２４０の入力を選
択する選択回路ＳＣとして動作し、アドレス入力ａ０，
ａ１、チップセレクトｎｃｓ、書き込みイネーブルｎｗ
ｅ、読み出しイネーブルｎｒｅを入力するか、あるいは
グランド線ＧＬにより“ＬＯ”を入力するかのいずれか
を選択するように、ラッチ回路２４０の入力を選択す
る。

【００３６】ＡＮＤ２５０の入力はテストモード信号ｔ
ｍｄとシフトイネーブル信号ｓｅｎに接続される。ＡＮ
Ｄ２５１の入力はＡＮＤ２５０の出力を反転して受ける
とともに、クロック信号ｃｌｋを反転して受け、その出
力はＩＯ部２０３のＮＭＯＳ２１４のゲートに接続され
る。ＡＮＤ２５２の入力はクロック信号ｃｌｋを反転し
て受けるとともにテストモード信号ｔｍｄを反転して受
け、その出力はラッチ回路２４０のＮＭＯＳ２４５のゲ
ートに接続される。ＡＮＤ２５３の入力はクロック信号
ｃｌｋを反転して受けるとともにテストモード信号ｔｍ
ｄに接続され、その出力はラッチ回路２４０のＮＭＯＳ
２４４のゲートに接続される。

【００３７】ＡＮＤ２５４の入力はＡＮＤ２５０の出力
に接続されるとともにクロック信号ｃｌｋを反転して受
け、その出力はＩＯ回路２１０のＮＭＯＳ２１３のゲー
トに接続される。２０１はアドレス入力に応じてメモリ
セル２２０を活性化するデコーダ部であり、２３１ない
し２３３はＡＮＤである。ＡＮＤ２３１の入力はアドレ
ス入力ａ０，ａ１をラッチした信号またはその反転信号
のいずれかの組合せが選択すべきワード（ＷＯＲＤ０な
いしＷＯＲＤ３）に対応して接続される。ＡＮＤ２３２
の入力はＡＮＤ２３１の出力の他に、書き込みイネーブ
ルｎｗｅおよびチップセレクトｎｃｓをそれぞれラッチ
した信号の反転信号とクロック信号ｃｌｋが接続され
る。ＡＮＤ２３３の入力はＡＮＤ２３１の出力の他に、
読み出しイネーブルｎｒｅおよびチップセレクトｎｃｓ
をそれぞれラッチした信号の反転信号が接続される。以
降、図２，図３，図４および表１を用いて本実施の形態
１のメモリの動作を説明する。

【００３８】（通常動作）図３は本実施の形態１による
メモリの通常動作を示す図である。また、表１は本実施
の形態１のメモリのラッチ回路内の選択回路の動作を示
す表である。

【００３９】

【表１】

【００４０】なお、この表１において、“＊”はいわゆ
るドント ケア(don’t care) を示す。

【００４１】通常動作時、表１の第２行目に示すよう
に、テストモード信号ｔｍｄは“ＬＯ”となるので、制
御部２０２のＮＡＮＤ２５０の出力は“ＬＯ”となり、
これにより、ＮＡＮＤ２５３，２５４の出力はともに常
に“ＬＯ”となるため、ＮＭＯＳ２４４，２１３はＯＦ
Ｆとなる。一方、ＮＡＮＤ２５１，２５２の出力はクロ
ック信号ｃｌｋが“ＬＯ”の時に“ＨＩ”となり、この
時ＮＭＯＳ２４５，２１４はＯＮとなり、アドレス入力
ａ０，ａ１，チップセレクトｎｃｓ，書き込みイネーブ
ルｎｗｅ，読み出しイネーブルｎｒｅが対応するラッチ
回路２４０によってそれぞれ保持される。デコーダ部２
０１はラッチされたアドレス入力ａ０，ａ１に従い該当
するワードを活性化する。また、クロック信号ｃｌｋが
“ＬＯ”の時のデータ入力ｄｉ０ないしｄｉ３が対応す
るラッチ回路２１９にそれぞれ取り込まれこれらによっ
て保持される。

【００４２】次に、チップセレクトｎｃｓの値に応じて
このメモリがいかなる動作を行うかを、それぞれの場合
ごとに説明する。 １）チップセレクトｎｃｓ＝“ＨＩ”の場合（停止） チップセレクトｎｃｓが“ＨＩ”の場合、対応するラッ
チ回路２４０の出力が“ＬＯ”となるので、デコーダ部
２０１のＡＮＤ２３２，２３３の出力は“ＬＯ”とな
り、いずれのワード（ＷＯＲＤ０ないしＷＯＲＤ３）に
属するメモリセル２２０も活性化されない。同様に、制
御部２０２のＡＮＤ２５５の出力も“ＬＯ”となり、Ｉ
Ｏ部２０３のラッチ回路２１９の出力が活性化されない
ため、メモリ３は停止状態となる。

【００４３】２）チップセレクトｎｃｓ＝“ＬＯ”かつ
書き込みイネーブルｎｗｅ＝“ＬＯ”の場合（書き込
み） チップセレクトｎｃｓが“ＬＯ”かつ書き込みイネーブ
ルｎｗｅが“ＬＯ”の場合、対応するラッチ回路２４０
の出力がともに“ＨＩ”となるので、ＡＮＤ２５５の出
力も“ＨＩ”となり、ＩＯ部２０３のラッチ回路２１９
に保持されたデータがメモリアレイ部２００へ出力され
る。一方、ＡＮＤ２３２はチップセレクトｎｃｓが“Ｌ
Ｏ”かつ書き込みイネーブルｎｗｅが“ＬＯ”であり、
対応するラッチ回路２４０の出力がともに“ＨＩ”とな
っているため、クロック信号ｃｌｋが“ＨＩ”の期間の
み出力が“ＨＩ”となり、これにより、該当するワード
に属するメモリセル２２０のＮＭＯＳ２２１，２２２が
ＯＮとなり、ラッチ回路２１９から出力されたデータが
メモリセル２２０に格納される。従って、例えばアドレ
ス入力が“００”かつデータ入力が“００００”の場
合、ワード０のメモリセル２２０には“００００”が格
納される。

【００４４】また、図３に示すように、アドレス入力が
“０１”かつデータ入力が“０００１”の場合、ワード
１のメモリセル２２０には“０００１”が格納され、ア
ドレス入力が“１０”かつデータ入力が“００１０”の
場合、ワード２のメモリセル２２０には“００１０”が
格納され、アドレス入力が“１１”かつデータ入力が
“００１１”の場合、ワード３のメモリセル２２０には
“００１１”が格納される。

【００４５】３）チップセレクトｎｃｓ＝“ＬＯ”かつ
読み出しイネーブルｎｒｅ＝“ＬＯ”の場合（読み出
し） チップセレクトｎｃｓが“ＬＯ”かつ読み出しイネーブ
ルｎｒｅが“ＬＯ”の場合、対応するラッチ回路２４０
の出力がともに“ＨＩ”となるので、ＡＮＤ２３３の出
力は“ＨＩ”となる。これにより、該当するワードに属
するメモリセル２２０のトライステートインバータ２２
５がＯＮとなり、メモリセル２２０に保持されているデ
ータがＩＯ回路２１０のバッファ２１５に入力され、メ
モリの出力ｄｏ０ないしｄｏ３より出力される。従っ
て、例えばアドレス入力が“００”の場合、先に書き込
まれたワード０のメモリセル２２０の値“００００”が
読み出される。

【００４６】また、図３に示すように、アドレス入力が
“０１”の場合、先に書き込まれたワード１のメモリセ
ル２２０の値“０００１”が読み出され、アドレス入力
が“１０”の場合、先に書き込まれたワード２のメモリ
セル２２０の値“００１０”が読み出され、アドレス入
力が“１１”の場合、先に書き込まれたワード３のメモ
リセル２２０の値“００１１”が読み出される。

【００４７】（テスト動作１：シフト動作）図４は本実
施の形態のメモリのテスト時の動作を示す図である。シ
フト動作時、表１の第４行目に示すように、テストモー
ド信号ｔｍｄが“ＨＩ”かつシフトイネーブル信号ｓｅ
ｎが“ＨＩ”となるので、制御部２０２のＮＡＮＤ２５
０の出力は“ＨＩ”となり、これにより、ＮＡＮＤ２５
２，２５１の出力が常に“ＬＯ”となるので、ＮＭＯＳ
２４５，２１４はともにＯＦＦとなる。一方、ＮＡＮＤ
２５３，２５４の出力は、テストモード信号ｔｍｄが
“ＨＩ”であり、かつＡＮＤ２５０の出力が“ＨＩ”で
あるので、クロック信号ｃｌｋが“ＬＯ”の時に“Ｈ
Ｉ”となり、この時、ＮＭＯＳ２４４，２１３はともに
ＯＮとなり、制御回路２０２の全てのラッチ回路２４０
にはいずれも“ＬＯ”が入力され、これらが保持され
る。従って、チップセレクト，読み出しイネーブルおよ
び書き込みイネーブルを保持するラッチ回路２４０の出
力はいずれも“ＨＩ”となり、チップセレクト，読み出
しおよび書き込みが活性化され、かつデコーダ部２０１
は実際にアドレス入力ａ０，ａ１に入力される値にかか
わらずメモリアレイ部２００のワード０を活性化する。
また、ＩＯ部２０３のラッチ回路２１９は、それぞれク
ロック信号ｃｌｋが“ＬＯ”であるときにｓｉ端子から
入力されるデータを保持し、このとき制御部２０２のＡ
ＮＤ２５５の出力が“ＨＩ”であるので、この保持した
値をメモリアレイ部２００へ出力する。ワード０のメモ
リセル２２０はラッチ回路２１９からの出力を、次のク
ロック信号ｃｌｋが“ＨＩ”になるのと同期して格納
し、同時にＩＯ回路２１０のバッファ２１５に出力す
る。即ち、クロック信号ｃｌｋが“ＨＩ”であれば、テ
ストモード信号ｔｍｄおよびシフトイネーブル信号ｓｅ
ｎの値に関わらずＮＭＯＳ２４５，２４４，２１４，２
１３はＯＦＦとなるので、表１の第１行目に示すよう
に、ＮＡＮＤ２５２，２５３，２５４，２５１の出力が
“ＬＯ”となり、制御部２０２の全てのラッチ回路２４
０の入力およびＩＯ部２０３の全てのラッチ回路２１９
の入力が遮断されるので、既に、クロック信号ｃｌｋが
“ＬＯ”であった時に、ＩＯ部２０３のラッチ回路２１
９に保持されていた入力データが、制御回路２０２のラ
ッチ回路２４０により保持されている，アドレス入力ａ
０，ａ１がともに“ＬＯ”、すなわちワード０のメモリ
セル２２０に書き込まれる。

【００４８】従って、例えば、ワード０のメモリセル２
２０の値が“１１１１”、メモリのｓｉｎ端子の入力デ
ータが“０”である場合、次のクロック信号ｃｌｋが
“ＨＩ”になるのと同期して、ワード０のメモリセル２
２０の値が“０１１１”と１ビットシフトされる。従っ
て、以後クロック信号ｃｌｋが“ＬＯ”から“ＨＩ”に
なる毎に、ワード０のメモリセル２２０の値が１ビット
ずつシフトされてゆく。

【００４９】（テスト動作２：キャプチャー動作）キャ
プチャー動作時、表１の第３行目に示すように、テスト
モード信号ｔｍｄが“ＨＩ”かつシフトイネーブル信号
ｓｅｎが“ＬＯ”となるので、制御部２０２のＡＮＤ２
５０の出力が“ＬＯ”となり、ＮＡＮＤ２５２，２５４
の出力は常に“ＬＯ”となり、ＮＭＯＳ２４５、２１３
はＯＦＦとなる。一方、ＮＡＮＤ２５３，２５１はクロ
ック信号ｃｌｋが“ＬＯ”の時に“ＨＩ”となり、ＮＭ
ＯＳ２４４，２１４はＯＮとなり、制御部２０２のラッ
チ回路２４０には全て“ＬＯ”が入力され保持される。
従って、チップセレクト，読み出しイネーブルおよび書
き込みイネーブルを保持するラッチ回路２４０の出力が
“ＨＩ”となり、チップセレクト，読み出しおよび書き
込みが活性化され、デコーダ部２０１はアドレス入力ａ
０，ａ１の値にかかわらずワード０を活性化する。ま
た、ＮＭＯＳ２１４がＯＮとなっているのでＩＯ部２０
３のラッチ回路２１９はそれぞれクロック信号ｃｌｋが
“ＬＯ”であるときのデータ入力ｄｉ０ないしｄｉ３か
ら入力されるデータを保持し、メモリアレイ部２００へ
出力する。ワード０に属するメモリセル２２０はラッチ
回路２１９からの出力を、次のクロック信号ｃｌｋが
“ＨＩ”になるのと同期して格納し、同時にＩＯ回路２
１０のバッファ２１５に対して出力する。従って、アド
レス入力にかかわらず、データ入力ｄｉ０ないしｄｉ３
の値がワード０のメモリセル２２０に格納される。

【００５０】従って、図４に示されるように、シフト・
イン動作により、クロック信号ｃｌｋが“ＬＯ”から
“ＨＩ”になる毎に、アドレスａ０，ａ１やデータ入力
ｄｉ０ないしｄｉ３の値にかかわらず、ワード０のメモ
リセル２２０の値が“１１１１”から“０１１１”，
“１０１１”，“１０１１”，“０１０１”，“００１
０”と１ビットずつ順にシフトされる。そしてキャプチ
ャー動作により、データ入力ｄｉ０ないしｄｉ３の値
“１０１０”がアドレスの値にかかわらず、ワード０の
メモリセル２２０に格納される。

【００５１】そしてさらに、シフト・イン動作により、
クロック信号ｃｌｋが“ＬＯ”から“ＨＩ”になる毎
に、アドレスａ０，ａ１やデータ入力ｄｉ０ないしｄｉ
３の値にかかわらず、ワード０のメモリセル２２０の値
が“１０１０”から“０１０１”，“００１０”，“０
００１”，“００００”と１ビットずつ順にシフトされ
る。

【００５２】このように構成された、本実施の形態１の
半導体集積回路装置を、図１に示すように、スキャンラ
イン上に接続することにより、即ち、スキャンレジスタ
４７の出力をメモリ３のスキャン入力ｓｉｎに接続する
とともに、メモリ３のスキャン出力ｓｏｕｔを順序回路
４４のＤＴ入力に接続することにより、メモリ３がシフ
ト動作を実行することによって、メモリの出力ｄｏ０な
いしｄｏ３に任意の値が設定可能となるので、従来は必
要であったダミーフリップフロップ４９およびセレクタ
５００が不要となる。また、組合せ回路１の出力をメモ
リ３のデータ入力ｄｉのみに接続することにより、メモ
リ３がキャプチャー動作を実行することによってデータ
入力ｄｉ０ないしｄｉ３の値をメモリ内部に格納し、続
くシフト動作により外部へシフトアウトすることが可能
となるので、従来は必要であったダミーフリップフロッ
プ４８も不要となる。

【００５３】このように、本実施の形態１によれば、メ
モリに対し、ＡＮＤ２５０ないし２５４とＮＭＯＳ２１
３，２４４を追加するとともに、メモリ３の特定のワー
ドに沿ったメモリセルのうち、それぞれのメモリセルに
対応するラッチ回路の入力をこれの一方の側で隣接する
メモリセルに対応するバッファ回路の出力から得られる
ようにデータを入，出力させる信号線ＳＬをＩＯ部に設
け、さらに、制御部のラッチ回路の入力を接地させるグ
ランド線ＧＬを設けるようにしたので、メモリの特定の
ワードに沿ったメモリセルをシフトレジスタとして動作
させることが可能となり、データ入力ラッチ回路とメモ
リセルとでスキャンフリップフロップを形成することが
可能となり、かつ、メモリの入力をメモリ内部の特定の
ワードに属するメモリセルに取り入れる，キャプチャー
動作を行うことが可能となるため、従来必要であったダ
ミーフリップフロップおよび選択回路が不要となり、回
路面積ひいてはチップ面積の削減が可能になるととも
に、論理段数の削減が実現できる。

【００５４】即ち、上記機能を実現するためにメモリに
追加された回路はＡＮＤ２５０ないし２５４とＮＭＯＳ
２１３，２４４および信号線ＳＬとグランド線ＧＬのみ
であり、これはメモリ自体の面積に対し非常に小さいも
のであり、その影響は殆んどなく、かつこれらを追加し
たことにより削除されるスキャンフリップフロップ４
８，４９や選択回路５００の方が、追加された回路より
も一般に回路規模が大きいため、回路面積、ひいてはチ
ップ面積の削減が可能となっている。

【００５５】これは、例えば、メモリのデータをｎビッ
ト、アドレスをｍビットとすると、追加する回路は、Ａ
ＮＤ ５個（ＡＮＤ２５０ないし２５４）と、ＮＭＯＳ
（ｎ＋ｍ＋３）個（ｎはアドレス接地用のＮＭＯＳ２４
４，ｍはシフトデータ入力用のＮＭＯＳ２１３，３はチ
ップセレクト，読み出しイネーブルおよび書き込みイネ
ーブル接地用のＮＭＯＳ２４４）と、インバータ ６個
（ＡＮＤ２５１ないし２５４の反転入力をインバータと
見なす）であり、これは図７(a) に示すＡＮＤの構成例
および図７(b) に示すインバータの構成例から分かるよ
うに、 （ＰＭＯＳ×２＋ＮＭＯＳ×２）×５＋ＮＭＯＳ×（ｎ
＋ｍ＋３）＋（ＰＭＯＳ＋ＮＭＯＳ）×６＝ＰＭＯＳ×
１６＋ＮＭＯＳ×（ｎ＋ｍ＋１９） となる。

【００５６】これに対し、削除する回路は、Ｄフリップ
フロップ ２ｍ個（スキャンフリップフロップ４８，４
９）と、ＮＭＯＳ ２ｎ個（選択回路５００を構成する
もの）とインバータ ２個（インバータ６５０，６５
１）であり、これは図７(f) に示すＤフリップフロップ
の構成例、これに含まれる図７(c) に示すトライステー
トインバータの構成例、図７(e) に示すトランスファゲ
ートの構成例、さらには図７(d) に示すセレクタ（選択
回路）の構成例から分かるように、 （ＰＭＯＳ×１１＋ＮＭＯＳ×１１）×２ｍ＋ＮＭＯＳ
×２ｎ＋（ＰＭＯＳ＋ＮＭＯＳ）×２＝ＰＭＯＳ×（２
２ｍ＋２）＋ＮＭＯＳ×（２２ｍ＋２ｎ＋２） となり、仮にメモリ構成を３２ビット×６４ワードとす
ると、ｎ＝３２，ｍ＝６となり、追加する回路よりも削
除する回路の方が遙かに多く、従って、確実にチップ面
積を削減できることが分かる。

【００５７】なお、以上の説明からも分かるように、本
実施の形態の動作説明においては、アドレスを２ビッ
ト、データを４ビットとしたが、この場合のみに限定す
るものではない。さらに、テスト動作時のアドレスを
“００”としたが、これに限定するものではなく、任意
の値に関して同様に実現可能である。また、メモリ内部
に形成する選択回路をＮＭＯＳのトランスファーゲート
で構成したが、これに限定するものではなく、ＣＭＯＳ
回路でも同様に実現可能である。さらに、メモリセルは
６トランジスタ型に限定するものではない。また、メモ
リセルの読み出しはトライステートインバータ２２５に
よるものを示したが、図８に示すように、これに代えて
ＮＭＯＳ２２６を用いてもよい。

【００５８】さらに、図９に示すように、読み出しイネ
ーブル信号を両相で入力するトライステートインバータ
２２７を用いるようにしてもよい。但し、この場合、正
相の読み出しイネーブル信号はデコーダ部２０１のＡＮ
Ｄ２３３の出力をそのまま用い、逆相の読み出しイネー
ブル信号はデコーダ部２０１のＡＮＤ２３３の出力をイ
ンバータ２３４により反転して用いるか、あるいはＡＮ
Ｄ２３３に代えてＮＡＮＤを設け、逆相の読み出しイネ
ーブル信号はデコーダ部２０１のＮＡＮＤの出力をその
まま用い、正相の読み出しイネーブル信号はこのＮＡＮ
Ｄの出力をインバータにより反転して用いるようにすれ
ばよい。

【００５９】さらに、これらメモリセルのデータを読み
出すトライステートインバータ（あるいはＮＭＯＳ）を
個々のメモリセル毎に２つ以上設けることにより、いわ
ゆるデュアルポートメモリあるいはマルチポートメモリ
とするようにしてもよい。そしてさらに、ワード方向、
すなわちメモリアレイ部の中で行方向に沿った特定の１
行分のメモリセルをシフトレジスタとして動作できるよ
うにしたが、列方向に沿った特定の１列分のメモリセル
をシフトレジスタとして動作できるようにしてもよい。

【００６０】

【発明の効果】以上のように、本願発明に係る半導体記
憶装置によれば、データを記憶するメモリアレイ部と、
前記メモリアレイ部へのアドレス入力をデコードするデ
コード部と、前記メモリアレイ部の書き込み読み出しを
制御する制御部と、外部より与えられるクロック信号に
同期しデータ入力を保持するラッチ回路と、前記メモリ
アレイ部と外部との入出力を行うＩＯ部と、前記ラッチ
回路に設けられ、データ入力とシフト入力を選択する選
択回路とを備え、前記制御部は通常動作時はアドレス入
力の値により指定されるメモリセルを活性状態にし、非
通常動作時はアドレス入力の値にかかわらず特定のメモ
リセルを活性状態にするように構成したので、データ入
力ラッチ回路とメモリセルとでスキャンフリップフロッ
プを形成することが可能となり、従来は必要であったダ
ミーフリップフロップおよび選択回路が不要となり、チ
ップ面積の削減および論理段数の削減が実現できる効果
がある。

【００６１】また、本発明の請求項２に記載の半導体集
積回路装置によれば、請求項１の半導体集積回路装置に
おいて、前記メモリセルはスタティック型のメモリセル
であり、前記制御部は、前記非通常動作時に、前記メモ
リアレイ部の特定のワードに属するメモリセルに対しデ
ータの読み出しおよび書き込みの双方を可能にするよう
に構成したので、スタティック型のメモリセルを、シフ
トレジスタを構成する個々のレジスタとして動作させる
ことが可能となり、データ入力ラッチ回路とメモリセル
とでスキャンフリップフロップを形成することが可能と
なるので、従来は必要であったダミーフリップフロップ
および選択回路が不要となり、チップ面積の削減および
論理段数の削減が実現できる効果がある。

【００６２】また、本発明の請求項３に記載の半導体集
積回路装置によれば、請求項１の半導体集積回路装置に
おいて、前記ラッチ回路は、前記メモリアレイ部のワー
ドに沿う方向に複数配列され、前記制御部の制御によ
り、前記非通常動作時に、前記メモリアレイ部の特定の
ワードに属するメモリセルに対し、ワードに沿う方向に
１つずつずれたメモリセルから読み出したデータをラッ
チして書き込むことを可能にするように構成したので、
メモリセルを、シフトレジスタとして動作させることが
可能となり、データ入力ラッチ回路とメモリセルとでス
キャンフリップフロップを形成することが可能となるの
で、従来は必要であったダミーフリップフロップおよび
選択回路が不要となり、チップ面積の削減および論理段
数の削減が実現できる効果がある。

【００６３】また、本発明の請求項４に記載の半導体集
積回路装置によれば、請求項１の半導体集積回路装置に
おいて、前記ラッチ回路は、前記メモリアレイ部のワー
ドに沿う方向に複数配列され、前記制御部の制御によ
り、前記非通常動作時に、前記メモリアレイ部の特定の
ワードに属するメモリセルの全てに対し同時に入力すべ
きデータをラッチして書き込むことを可能にするように
構成したので、メモリの入力をメモリ内部の特定のワー
ドに属するメモリセルに取り入れる，キャプチャー動作
を行うことが可能となり、従来は必要であったダミーフ
リップフロップおよび選択回路が不要となり、チップ面
積の削減および論理段数の削減が実現できる効果があ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１による半導体集積回路
装置におけるメモリを用いてフルスキャン設計を行った
場合の概念図。

【図２】 本発明の実施の形態１による半導体集積回路
装置におけるメモリの回路図。

【図３】 本発明の実施の形態１による半導体集積回路
装置におけるメモリの通常動作を示す図。

【図４】 本発明の実施の形態１による半導体集積回路
装置におけるメモリのテスト時の動作を示す図。

【図５】 一般的な論理回路の概念図。

【図６】 従来のメモリの回路図。

【図７】 メモリの回路要素の構成を示す図。

【図８】 本発明の実施の形態１による半導体集積回路
装置におけるメモリの他の回路図。

【図９】 本発明の実施の形態１による半導体集積回路
装置におけるメモリのさらに他の回路図。

【符号の説明】

１，２ 組合せ回路 ３ メモリ ４１〜４９ スキャンフリップフロップ ２００ メモリアレイ部 ２０１ デコーダ部 ２０２ 制御部 ２０３ ＩＯ部 ２１０ ＩＯ回路 ２１１〜２１４ ＮＭＯＳトランジスタ ２１５ バッファ ２１６〜２１８ インバータ ２２０ メモリセル ２２１，２２２ ＮＭＯＳトランジスタ ２２３，２２４ インバータ ２２５，２２７ トライステートインバータ ２２６ ＮＭＯＳトランジスタ ２３０ デコーダ回路 ２３１〜２３３ ＡＮＤ回路 ２３４ インバータ ２４０ ラッチ回路 ２４１〜２４３ インバータ ２４４，２４５ ＮＭＯＳトランジスタ ２５０〜２５５ ＡＮＤ回路 ６１０ ＩＯ回路 ６５０，６５１ インバータ ６４０ ラッチ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを記憶するメモリアレイ部と、 前記メモリアレイ部へのアドレス入力をデコードするデ
   コード部と、 前記メモリアレイ部の書き込み読み出しを制御する制御
   部と、 外部より与えられるクロック信号に同期しデータ入力を
   保持するラッチ回路と、 前記メモリアレイ部と外部との入出力を行うＩＯ部と、 前記ラッチ回路に設けられ、データ入力とシフト入力を
   選択する選択回路とを備え、 前記制御部は通常動作時はアドレス入力の値により指定
   されるメモリセルを活性状態にし、非通常動作時はアド
   レス入力の値にかかわらず特定のメモリセルを活性状態
   にすることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１の半導体集積回路装置におい
   て、 前記メモリセルはスタティック型のメモリセルであり、 前記制御部は、前記非通常動作時に、前記メモリアレイ
   部の特定のワードに属するメモリセルに対しデータの読
   み出しおよび書き込みの双方を可能にすることを特徴と
   する半導体集積回路装置。
3. 【請求項３】 請求項１の半導体集積回路装置におい
   て、 前記ラッチ回路は、前記メモリアレイ部のワードに沿う
   方向に複数配列され、 前記制御部の制御により、前記非通常動作時に、前記メ
   モリアレイ部の特定のワードに属するメモリセルに対
   し、ワードに沿う方向に１つずつずれたメモリセルから
   読み出したデータをラッチして書き込むことを可能にす
   ることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１の半導体集積回路装置におい
   て、 前記ラッチ回路は、前記メモリアレイ部のワードに沿う
   方向に複数配列され、 前記制御部の制御により、前記非通常動作時に、前記メ
   モリアレイ部の特定のワードに属するメモリセルの全て
   に対し同時に入力すべきデータをラッチして書き込むこ
   とを可能にすることを特徴とする半導体集積回路装置。