JPH05283516A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 素子の微細化、動作速度の高速化、並びに凹
凸の形成された基板表面に絶縁物を埋め込んだ場合に表
面を十分に平坦化させる。 【構成】 半導体基板１１上にシリコン酸化膜１２を堆
積し、素子形成領域１４ａと素子分離領域１４ｂとが凸
状になるように基板１１及びシリコン酸化膜１２をパタ
ーニングし、シリコン酸化膜１５を堆積させ、素子分離
領域１４ｂが開孔されたレジスト膜１６を形成しこれを
マスクとしてシリコン酸化膜１５に窓１７を開孔させ、
レジスト膜１６を剥離した後基板１１にエッチングを行
ってトレンチ１８を形成し、シリコン酸化膜２０及び多
結晶シリコン１９でトレンチ１８の内部を埋め、露出し
た素子形成領域１４ａの表面に素子を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に高速動作や高集積化に好適な製造方法に関
する。

【０００２】

【従来の技術】半導体装置を製造する場合、素子の相互
間を電気的に絶縁する素子分離領域を設ける必要があ
る。素子分離の方法として、熱酸化を行って選択的に素
子領域の周囲を酸化し、厚い絶縁膜を形成する方法があ
る。しかし、この方法では絶縁領域を深く形成すること
は困難である。さらに、厚い絶縁膜を形成すると横方向
にも成長してバーズビークが形成され、素子分離領域の
面積が増大することになる。

【０００３】そこで、近年では集積度の向上を図るため
に、トレンチを掘って素子分離を行う方法が用いられて
いる。これは、基板表面に異方性エッチングを行って深
い溝を形成し、この溝の全部又は一部を絶縁体で埋め込
んで素子の間を電気的に分離する方法である。

【０００４】図７に、従来のトレンチを用いた素子分離
領域の形成方法を工程別に示す。図７（ａ）のように、
半導体基板７１上にシリコン酸化膜７２を形成し、その
表面にレジストを塗布する。写真蝕刻法を用いて素子形
成領域にのみレジストが残るようにパターニングし、レ
ジスト膜７３を形成する。

【０００５】図７（ｂ）のように、このレジスト膜７３
をマスクとしてシリコン酸化膜７２をエッチングし、素
子分離領域７４以外の半導体基板７１の表面を露出す
る。レジスト膜７３を剥離した後、パターニングされた
シリコン酸化膜７２をマスクとして半導体基板７１にエ
ッチングを行い、素子形成領域７４を凸状に形成する。

【０００６】シリコン酸化膜７２を除去し、図７（ｃ）
のように表面全体にシリコン酸化膜７５を堆積する。レ
ジストを塗布し、図７（ｄ）のように素子分離領域を形
成すべき位置の上部に窓７７を開孔する。

【０００７】得られたレジスト膜７６をマスクとして、
シリコン酸化膜７５にエッチングを行う。レジスト膜７
６を除去した後、図７（ｅ）のようにパターニングされ
たシリコン酸化膜７５をマスクとして半導体基板７１に
エッチングを行い、トレンチ部７８を形成する。このト
レンチ部７８に、図７（ｆ）のように多結晶シリコン８
０とシリコン酸化膜７９を埋め込んで素子分離が完了す
る。

【０００８】このようにしてトレンチ型の素子分離領域
を形成した後、素子形成領域７４に図８のようにバイポ
ーラトランジスタを形成する。

【０００９】しかし、従来は素子形成領域のパターニン
グとトレンチ部のパターニングとを異なるマスクを用い
て行っていた。よってマスク合わせ誤差が生じて低い加
工精度しか得られず、素子の微細化、さらには動作速度
の高速化が妨げられていた。

【００１０】次に、従来の他の製造方法について述べ
る。この方法は、トレンチ型の素子分離領域を素子形成
領域の周辺に設け、この周辺以外の素子分離領域には浅
い溝を形成する方法であり、その工程を図９に示す。

【００１１】図９（ａ）において、半導体基板９１上に
図示されていないシリコン酸化膜を形成する。素子分離
領域９２の上部以外の部分を除去し、パターニングされ
たシリコン酸化膜をマスクとして異方性エッチングを行
う。これにより、素子分離領域９２以外の領域に浅い溝
９７を形成する。シリコン酸化膜を一旦除去した後、図
示されていないシリコン酸化膜を再び形成し、素子形成
領域９２の周囲に窓を開孔する。このシリコン酸化膜を
マスクとして異方性エッチングを異ない、深い溝９８を
形成し、シリコン酸化膜を除去する。

【００１２】図９（ｂ）のように、表面全域を覆うよう
に薄くシリコン酸化膜９３を形成する。減圧化学気相成
長法（ＬＰＣＶＤ）によって、深い溝９８の内部を埋め
るために多結晶シリコン９４を厚く堆積させる。

【００１３】図９（ｃ）のように、等方性エッチングを
行って多結晶シリコン９４を浅い溝９７の底面とほぼ同
じ高さまでエッチバックする。これにより、深い溝９８
の内部にのみ多結晶シリコン９４が残存する。

【００１４】この後、図９（ｄ）に示されるように、半
導体基板９１の表面全体にシリコン酸化膜９５を厚く堆
積し、浅い溝９７を埋め込む。

【００１５】図９（ｅ）のように、シリコン酸化膜９５
を平坦化し、さらに全面にわたってエッチバックし、基
板９１表面の素子形成領域９２の表面を露出させる。

【００１６】この方法では、先ず浅い溝９７を形成すべ
き部分が除去されたシリコン酸化膜をマスクとして半導
体基板９１をエッチングし、浅い溝９７を形成する。こ
のマスクを除去した後、深い溝９８を形成すべき部分が
除去されたシリコン酸化膜を再び形成してこれをマスク
とし、半導体基板９１をエッチングして深い溝９８を形
成する。そして、深い溝９８を埋め込んだ後、さらに浅
い溝９７を埋め込んでいる。このように、浅い溝と深い
溝とに対し、同様な工程をそれぞれ行わなければなら
ず、複雑であった。

【００１７】さらに、図９（ｆ）に示されたように、多
結晶シリコン９４をエッチバックする際に、素子形成領
域９２周辺の段差の部分に多結晶シリコン９６が残存す
る。この後、浅い溝９７を埋め込むためにシリコン酸化
膜を形成すると、導電性を有する多結晶シリコン９６が
残存したことによって、寄生容量が増大することにな
る。

【００１８】上述の方法は、トレンチ型の素子分離領域
を形成した場合における表面の平坦化技術に関するもの
である。次に、幅の異なる溝を埋める他の平坦化技術に
ついて述べる。

【００１９】凹凸が成された基板表面に絶縁物を堆積
し、この絶縁物の表面上に配線層を形成する前には、絶
縁物の表面を平坦化する必要がある。そこで、凹凸のあ
る絶縁物の表面にリフローレジスト等の粘性の低い物質
を塗布し、表面を平坦な状態にする。このリフローレジ
ストと絶縁物とを同じエッチング速度でエッチバック
し、絶縁物の表面を平坦化する。

【００２０】この方法では、絶縁物表面の凹凸のパター
ンが比較的均一な場合には有効である。しかし、凹部の
幅が領域によって異なる場合には、幅の狭い溝と広い溝
とで塗布されたリフローレジストの表面の高さが異なっ
てくる。そこで、このような場合にも平坦化できるよう
にした方法がある。

【００２１】図１０のように、半導体基板１０１の表面
に幅の異なる凹凸が形成されている。基板１０１上には
絶縁膜１０２が堆積されている。絶縁膜１０２の表面に
は、凹凸が付いており、幅の広い溝の内部に、この溝の
幅よりも小さいレジスト１０３を形成することで、平坦
化補助構造を作成しておく。この後、上述したようにリ
フローレジストを塗布し、このリフローレジストとレジ
スト１０３、及び絶縁物１０２に対してエッチバックを
行う。

【００２２】しかし、この方法ではレジスト１０３を形
成するためのマスクを新たに設計しなければならず、さ
らにこの微細なマスクを溝の内部に精度良く合わせた状
態で露光処理をする必要がある。この結果、工程が複雑
化しコストの増大を招いていた。

【００２３】また、この方法には次のような問題もあっ
た。基板表面に溝を掘って絶縁物を埋め込んで素子分離
を行う場合、基板の凸部表面に素子を形成する必要があ
る。このため、素子形成領域となる基板の凸部表面を露
出しなければならない。この際に、ベースやゲート電極
となる多結晶シリコンの加工性を向上させるために、基
板の凸部表面と素子分離領域の絶縁物の表面とで高さが
等しい方が望ましい。

【００２４】さらに、基板の凸部表面に直接素子を形成
するため、できるだけ加工中には基板表面が露出するの
を避けた方がよい。また、溝内に埋め込まれた絶縁物と
基板表面との界面も、化学的に安定な状態にしておく必
要がある。よって、基板表面に予め熱酸化膜等を形成し
ておいた後、ＣＶＤ法等を用いて絶縁物を堆積した方が
望ましい。さらに、基板表面を損傷する虞れのある異方
性エッチングで露出させるのでなく、露出する前にエッ
チングを停止する。絶縁物は、このエッチングを停止し
た段階で表面が平坦化されるような厚さに堆積してお
く。この後、フッ化アンモニウム（ＮＨ₄ Ｆ）処理等を
行って、基板表面を露出させる。

【００２５】しかし、この方法では基板表面を保護する
熱酸化膜と、ＣＶＤ等で堆積されたシリコン酸化膜等か
ら成る絶縁物とでは、ＮＨ₄ Ｆ処理でのエッチング速度
が異なる。従って、基板の表面が露出するまでエッチン
グを行うと、段差ができて十分に平坦化されないという
問題があった。

【００２６】

【発明が解決しようとする課題】このように、従来の製
造方法には種々の問題が存在していた。トレンチを用い
て素子分離を行う場合、素子形成領域とトレンチを掘る
部分とで異なるマスクを用いてパターニングを行うこと
から、加工精度が低く、微細化及び高速化の障害となっ
ていた。

【００２７】また基板表面に、浅い溝とトレンチを掘っ
た深い溝とを素子分離領域として形成する場合、それぞ
れに対してマスクの形成、溝の形成、及び溝の埋め込み
という工程が必要で、複雑化を招いていた。さらに、素
子形成領域周辺の段差に多結晶シリコンが残存し、寄生
容量が増大して動作速度を低下させていた。

【００２８】さらに、凹凸のついた絶縁物表面にリフロ
ーレジストを塗布する平坦化法では、凹部の溝の幅が異
なると十分に平坦化されなかった。幅の広い溝の底面に
平坦化を補助する構造物を形成する場合には、新たなマ
スクを設計しなければならず、また微細なマスク合わせ
を要するという問題があった。また素子形成領域となる
基板の凸部表面を露出させる段階で、基板表面を保護す
るために予め形成した膜と絶縁物とのエッチング速度が
異なり、十分な平坦化が困難であった。

【００２９】本発明は上記事情に鑑みてなされたもの
で、微細化及び高速化に寄与し、また表面を十分に平坦
化し得る半導体装置の製造方法を提供することを目的と
する。

【００３０】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面にエッチングを行って、素
子形成領域及び溝状に形成すべき素子分離領域とを同時
に凸状に形成する工程と、前記半導体基板の表面に絶縁
膜を形成する工程と、前記絶縁膜の表面を耐エッチング
性のマスクで覆う工程と、前記マスクのうち、前記素子
分離領域の上部に窓を開孔する工程と、前記窓が開孔さ
れた前記マスクを用いて、前記絶縁膜にエッチングを行
って前記素子分離領域の上部に窓を開孔し、窓の底面に
前記半導体基板の表面を露出させる工程と、前記マスク
を除去し、前記窓が開孔された前記絶縁膜をマスクとし
てエッチングを行い、前記半導体基板の前記素子分離領
域に溝を形成する工程と、前記溝の内部を、少なくとも
絶縁物を用いて埋め込む工程と、前記絶縁膜にエッチバ
ックを行い、前記半導体基板のうち前記素子形成領域の
表面が露出した状態に平坦化する工程と、前記素子形成
領域に素子を形成する工程とを備えたことを特徴として
いる。

【００３１】また本発明による他の製造方法は、半導体
基板の表面のうち素子形成領域を除いた領域にエッチン
グを行って第１の溝を形成する工程と、前記半導体基板
の表面に第１の絶縁膜を前記第１の溝よりも厚くなるよ
うに形成して、前記第１の溝を埋め込む工程と、前記第
１の絶縁膜のうち第２の溝を形成すべき領域の上部に窓
を開孔して、前記半導体基板の表面を露出する工程と、
前記窓が開孔された前記第１の絶縁膜をマスクとして前
記半導体基板に異方性エッチングを行い、第２の溝を形
成する工程と、前記第２の溝の内壁及び前記第１の絶縁
膜の表面を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面上から埋め込み材を堆積して前
記第２の溝を埋め込む工程と、前記埋め込み材にエッチ
バックを行い、前記第２の溝の内部にのみ残存させる工
程と、前記第２の溝内の前記埋め込み材及び前記第２の
絶縁膜上に第３の絶縁膜を堆積させる工程と、前記第３
の絶縁膜にエッチングを行い、前記素子形成領域の高さ
と前記素子形成領域以外の領域の高さとをほぼ同一にす
る工程と、前記第１、第２、第３の絶縁膜をエッチバッ
クし、前記半導体基板のうち前記素子形成領域の表面を
露出させる工程とを備えている。

【００３２】ここで、第３の絶縁膜を堆積する前に、第
１、第２の絶縁膜にエッチングを行って高さを平坦化し
てもよい。

【００３３】さらに本発明の他の製造方法は、半導体基
板の表面のうち、素子形成領域を除いた領域にエッチン
グを行って、第１の溝を形成する工程と、前記半導体基
板の表面に第１の絶縁膜を前記第１の溝よりも厚くなる
ように形成して、前記第１の溝を埋め込む工程と、前記
第１の絶縁膜にエッチングを行い、前記素子形成領域の
高さと前記素子形成領域以外の領域の高さとをほぼ同一
にする工程と、前記第１の絶縁膜のうち、第２の溝を形
成すべき領域の上部に窓を開孔して、前記半導体基板の
表面を露出する工程と、前記窓が開孔された前記第１の
絶縁膜をマスクとして前記半導体基板に異方性エッチン
グを行い、第２の溝を形成する工程と、前記第２の溝の
内壁及び前記第１の絶縁膜の表面を覆うように第２の絶
縁膜を形成する工程と、前記第２の絶縁膜の表面上から
埋め込み材を堆積して前記第２の溝を埋め込む工程と、
前記埋め込み材にエッチバックを行い、前記第２の溝の
内部にのみ残存させる工程と、前記第２の溝内の前記埋
め込み材及び前記第２の絶縁膜上に第３の絶縁膜を堆積
させる工程と、前記第３の絶縁膜をエッチバックし、前
記半導体基板のうち前記素子形成領域の表面を露出させ
る工程とを備えている。

【００３４】あるいは、本発明の他の製造方法は、半導
体基板の表面に第１のマスクを用いてエッチングを行
い、凹部及び凸部を形成する工程と、前記半導体基板上
に、前記凸部の高さよりも厚くなるように絶縁膜を堆積
させる工程と、前記絶縁膜上にレジストを塗布し、前記
第１のマスクを反転した第２のマスクを用いてパターニ
ングを行い、前記絶縁膜表面の段差を埋めるようにレジ
ストを残存させて平坦化補助構造物を作成する工程と、
前記平坦化補助構造物が作成された前記絶縁膜上に、レ
ジストとエッチング速度が同様な物質を塗布し、表面を
平坦にする補助膜を形成する工程と、前記平坦化補助構
造物、前記補助膜及び前記絶縁膜に対し、エッチング速
度が同様である異方性エッチングを行うことでエッチバ
ックし、前記絶縁膜の表面を平坦化する工程とを備え
る。

【００３５】さらに、本発明の他の製造方法は、半導体
基板の表面に第１のマスクを用いてエッチングを行い、
凹部及び凸部を形成する工程と、前記半導体基板の表面
を覆うように窒化膜を形成する工程と、前記窒化膜の表
面上に、前記凸部の高さよりも厚くなるように絶縁層を
堆積させる工程と、前記絶縁膜上にレジストを塗布し、
前記第１のマスクを反転した第２のマスクを用いてパタ
ーニングを行い、前記絶縁膜表面の段差を埋めるように
レジストを残存させて平坦化補助構造物を作成する工程
と、前記平坦化補助構造物が作成された前記絶縁膜上
に、レジストとエッチング速度が同様な物質を塗布し、
表面を平坦にする補助膜を形成する工程と、前記平坦化
補助構造物、前記補助膜及び前記絶縁膜に対し、エッチ
ング速度が同様である異方性エッチングを行うことでエ
ッチバックし、前記半導体基板の前記凸部表面が露出し
ない段階で停止する工程と、前記絶縁膜に等方性エッチ
ングを行い、前記半導体基板の前記凸部表面とほぼ同じ
高さまでエッチバックし、この凸部表面の前記窒化膜を
露出させる工程と、前記凸部表面に露出した前記窒化膜
を除去する工程とを備えている。

【００３６】あるいは、本発明の他の製造方法は、半導
体基板の表面を覆うようにシリコン酸化膜を形成する工
程と、前記シリコン酸化膜の表面上にシリコン窒化膜を
堆積させる工程と、前記シリコン窒化膜の表面上にシリ
コン酸化膜を堆積させる工程と、前記半導体基板に形成
すべき凸部の領域を覆うレジスト膜を、前記シリコン酸
化膜の表面上に形成する工程と、前記レジスト膜をマス
クとして、前記シリコン酸化膜に異方性エッチングを行
い、前記凸部の領域のみが残るようにパターニングする
工程と、前記レジスト膜を除去し、パターニングされた
前記シリコン酸化膜をマスクとして前記シリコン窒化膜
に等方性エッチングを行い、前記シリコン酸化膜よりも
幅が狭くなるようにパターニングする工程と、パターニ
ングされた前記シリコン酸化膜をマスクとして前記半導
体基板に異方性エッチングを行い、前記凸部を形成する
工程と、前記シリコン酸化膜を除去する工程と、前記半
導体基板の表面に熱酸化膜を形成する工程と、前記熱酸
化膜上に、前記凸部の高さよりも厚くなるようにシリコ
ン酸化膜を堆積させる工程と、前記シリコン酸化膜にエ
ッチバックを行い、前記凸部の表面よりも高い位置で停
止する工程と、前記凸部上の前記シリコン窒化膜を選択
的に除去する工程と、前記シリコン酸化膜及び前記凸部
上の前記熱酸化膜に等方性エッチングを行って、前記凸
部表面を露出させ、他の領域の前記シリコン酸化膜がほ
ぼ高さが同じになるように平坦化させる工程とを備えて
いる。

【００３７】あるいは本発明の半導体装置の製造方法
は、半導体基板の表面を覆うように熱酸化膜を形成する
工程と、前記熱酸化膜の表面上にシリコン窒化膜を堆積
させる工程と、前記シリコン窒化膜の表面上にシリコン
酸化膜を堆積させる工程と、前記半導体基板に形成すべ
き凸部の領域を覆うレジスト膜を、前記シリコン酸化膜
の表面上に形成する工程と、前記レジスト膜をマスクと
して、前記熱酸化膜と前記シリコン窒化膜と前記シリコ
ン酸化膜に異方性エッチングを行い、前記凸部の領域の
みが残るようにパターニングする工程と、前記レジスト
膜を除去し、パターニングされた前記シリコン酸化膜を
マスクとして前記半導体基板に異方性エッチングを行
い、前記凸部を形成する工程と、パターニングされた前
記シリコン酸化膜をマスクとして前記シリコン窒化膜に
等方性エッチングを行い、前記シリコン酸化膜よりもパ
ターンの幅が狭くなるようにパターニングする工程と、
前記シリコン酸化膜を除去する工程と、前記半導体基板
の表面に熱酸化膜を形成する工程と、前記熱酸化膜上
に、前記凸部の高さよりも厚くなるようにシリコン酸化
膜を堆積させる工程と、前記シリコン酸化膜にエッチバ
ックを行い、前記凸部の表面よりも高い位置で停止する
工程と、前記凸部上の前記シリコン窒化膜を選択的に除
去する工程と、前記シリコン酸化膜及び前記凸部上の前
記熱酸化膜に等方性エッチングを行って前記凸部表面を
露出させ、他の領域の前記シリコン酸化膜がほぼ高さが
同じになるように平坦化させる工程とを備えている。

【００３８】

【作用】素子形成領域のみならず、溝状に形成すべき素
子分離領域とを同時に凸状に形成しておき、この後素子
形成領域のみにエッチングを行うことで、マスク合わせ
の余裕が不要となり、微細化し集積度を高めることがで
きる。また素子領域が微細化されれば、寄生容量が低減
されて動作速度が高速化される。

【００３９】第１及び第２の溝を形成し埋め込む方法に
おいて、第１の溝を埋め込むために堆積した第１の絶縁
膜を、第２の溝を形成するためのマスクとして用いるこ
とで、工程が簡略化される。さらに、第１の溝を第１の
絶縁膜で埋め込んだ後、第２の溝に埋め込み材を埋め込
んでエッチバックして不要な部分を除去するため、素子
形成領域周辺に埋め込み材が残存せず、寄生容量の増大
が防止される。このことは、第３の絶縁膜を堆積した後
平坦化する場合のみならず、第１の絶縁膜を堆積した時
点で平坦化した場合にも同様である。

【００４０】第１のマスクを用いて半導体基板の表面を
エッチングして凹部及び凸部を形成し、絶縁膜とレジス
トを順に堆積させた後、第１のマスクを反転した第２の
マスクを用いてパターニングすることで、絶縁膜表面の
段差を埋めるように、セルフアライン的にレジストが残
存し、平坦化補助構造物が作成される。この平坦化補助
構造物が作成された絶縁膜上に、レジストとエッチング
速度がほぼ等しい物質を塗布して表面を平坦にし、異方
性エッチングを行ってエッチバックすることで、平坦な
絶縁膜表面が得られる。

【００４１】半導体基板の表面に保護用の窒化膜を形成
した後、同様の工程を経てエッチバックし、半導体基板
の凸部表面が露出しない段階で停止する。この後、絶縁
膜に等方性エッチングを行って凸部表面とほぼ同じ高さ
までエッチバックし、この凸部表面の窒化膜を露出さ
せ、凸部表面に露出した窒化膜を除去する。このよう
に、絶縁物とエッチング選択比が大きくとれる窒化膜を
半導体基板表面に形成しておくことで、この窒化膜を除
去して凸部表面を露出させるとき、凸部以外の領域を埋
めている絶縁物がオーバーエッチングされず、平坦な表
面が得られる。

【００４２】半導体基板表面に保護用に熱酸化膜を形成
した後、シリコン窒化膜とシリコン酸化膜を順に堆積す
る方法では、基板表面に凸部を形成するためのレジスト
膜をマスクとしてシリコン酸化膜に異方性エッチングを
行ってパターニングし、このパターニングされたシリコ
ン酸化膜をマスクとしてシリコン窒化膜に等方性エッチ
ングを行い、シリコン酸化膜のパターンよりも幅を狭く
パターニングする。そして、シリコン酸化膜を除去して
基板表面に熱酸化膜を形成した後、シリコン酸化膜を堆
積させてエッチバックしていき、基板の凸部よりも高
く、シリコン窒化膜表面が露出する位置で停止させる。
この状態でシリコン窒化膜を選択的に除去すると、凸部
表面よりも周囲のシリコン酸化膜の表面の方が高さが高
く、等方性エッチングを行うと、凸部表面に露出してい
る熱酸化膜の方がシリコン酸化膜よりもエッチング速度
が遅くとも、シリコン酸化膜が凸部表面の高さまでエッ
チバックされる間には熱酸化膜が除去されて凸部の基板
が露出され、平坦化される。

【００４３】ここで、凸部形成用のレジスト膜をマスク
として、シリコン酸化膜のみならずシリコン窒化膜と熱
酸化膜にもエッチングを行ってパターニングし、パター
ニングされたシリコン酸化膜をマスクとして基板にエッ
チングを行い、凸部を形成してもよい。

【００４４】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。

【００４５】先ず第１の実施例による製造方法を、工程
別に素子の縦断面を示した図１を用いて述べる。この方
法は、トレンチ型の素子分離を行うものである。

【００４６】図１（ａ）のように、化学気相成長（以
下、ＣＶＤという）法を用いて、半導体基板１１上に耐
エッチング層となるシリコン酸化膜１２を６０００オン
グストロームの厚さに成長させる。シリコン酸化膜１２
上にレジストを塗布し、写真蝕刻法を用いて素子形成領
域と素子分離領域とが残るようにパターニングし、レジ
スト膜１３を形成する。次に、レジスト膜１３をマスク
として反応性イオンエッチング（以下、ＲＩＥという）
を行い、シリコン酸化膜１２をエッチングして素子形成
領域と素子分離領域以外の基板１１表面を露出させる。

【００４７】図１（ｂ）のように、レジスト膜１３を剥
離し、パターニングされたシリコン酸化膜１２をマスク
としてＲＩＥを行って半導体基板１１をエッチングし、
素子形成領域１４ａと素子分離領域１４ｂとを凸状に形
成する。

【００４８】シリコン酸化膜１２を、ＮＨ₄ Ｆ等を用い
たウェットエッチングにより除去する。凹凸が形成され
た基板１１表面全体に、図１（ｃ）のようにシリコン酸
化膜１５をＣＶＤ法を用いて８０００オングストローム
の厚さに形成する。

【００４９】レジストを表面全体に塗布し、素子分離領
域の上部に窓１７を開孔してレジスト膜１６を形成する
（図１（ｅ））。

【００５０】このレジスト膜１６をマスクとしてＲＩＥ
を行い、シリコン酸化膜１５をエッチングして素子分離
領域１４ｂの基板１１表面を露出させる。レジスト膜１
６を剥離した後、さらにシリコン酸化膜１５をマスクと
してＲＩＥを行い、基板１１をエッチングして図１
（ｆ）のようにトレンチ部１８を形成する。シリコン酸
化膜１５は、ウェットエッチングによって除去する。

【００５１】図１（ｇ）のように、トレンチ部１８を多
結晶シリコン１９とシリコン酸化膜２０等で埋め込んだ
後、表面を平坦化する。

【００５２】この後、表面が露出した素子形成領域１４
ａにバイポーラトランジスタを形成する。

【００５３】このように、本実施例によれば素子形成領
域と素子分離領域とが同一のエッチング工程でパターニ
ングされて形成される。このため、従来のように異なる
マスクを用いていた場合と比較し、マスク合わせによる
誤差が発生せず、加工精度が向上する。よって、素子形
成領域を縮小することにより微細化が可能になると共
に、寄生容量が低減されて高速化がもたらされる。

【００５４】ここで、本実施例では素子形成領域にバイ
ポーラトランジスタを形成している。しかしこれに限定
されるものではなく、凸状の基板表面に素子を形成する
のであれば、他の素子を形成するものに対しても本発明
を適用することができる。

【００５５】次に、本発明の第２の実施例について説明
する。この第２の実施例は、浅い溝と深い溝とを形成
し、表面の平坦化を行う方法に関する。

【００５６】図２に、本実施例による製造方法を工程別
に示す。図２（ａ）において、半導体基板２９上に、素
子形成領域２１以外の部分が除去された図示されていな
いマスクを、レジスト等を用いて形成する。このマスク
を用いて、異方性エッチングを基板２９表面に行い、浅
い溝１１０を形成する。マスクを除去し、表面全体にシ
リコン酸化膜２２を堆積する。

【００５７】シリコン酸化膜２２にエッチングを行っ
て、深い溝を形成すべき領域を除去する。このシリコン
酸化膜２２をマスクとして基板２９に異方性エッチング
を行い、図２（ｂ）のように深い溝２３を形成する。

【００５８】ＬＰＣＶＤ法を用いて、図２（ｃ）のよう
に深い溝２３を含めた表面全域をシリコン酸化膜２４で
覆う。さらに、ＬＰＣＶＤ法により多結晶シリコン２５
を堆積して、深い溝２３を埋め込む。

【００５９】多結晶シリコン２５に当方性エッチングを
行ってエッチバックし、図２（ｄ）のように深い溝２３
の内部にのみ残存させる。

【００６０】図２（ｅ）のように、ＣＶＤ法を用いて表
面全体にシリコン酸化膜２６を形成する。これにより、
深い溝２３の上部に存在していた凹部がシリコン酸化膜
２６によって埋め込まれる。

【００６１】レジストを塗布し、シリコン酸化膜２６の
うち高さが高く段差のついた素子形成領域２１付近が除
去されるようにパターニングし、図２（ｆ）のようなレ
ジスト膜２７を形成する。レジスト膜２７をマスクとし
て異方性エッチングを行い、素子形成領域２１付近の段
差の付いたシリコン酸化膜２６を、他の領域とほぼ同じ
高さになるように除去する。これによって、シリコン酸
化膜２６の高さがほぼ均一化される。

【００６２】レジスト膜２７を除去した後、図２（ｇ）
のようにシリコン酸化膜２８をＣＶＤ法により堆積す
る。さらにシリコン酸化膜２８上に、ボロン・リン・シ
リサイドガラス（以下、ＢＰＳＧという）膜やレジスト
膜等の粘性の低い膜１１１を堆積し、表面を平坦化す
る。

【００６３】膜１１１、シリコン酸化膜２２，２４，２
６及び２８をエッチバックし、素子形成領域２１の基板
２９表面を露出させる。

【００６４】このように、本実施例によれば図２（ａ）
及び（ｂ）の工程において、深い溝２３を形成するため
のマスクとして形成したシリコン酸化膜２２を、浅い溝
１１０の埋め込み材としても用いており、工程が簡略化
されている。また、この浅い溝１１０を埋め込んだシリ
コン酸化膜２２の上に、深い溝２３を埋め込む多結晶シ
リコン２５を堆積して、不要な部分を除去する。従来
は、図９（ｆ）のように多結晶シリコン９６が素子形成
領域周辺に残存して寄生容量を増大させていた。しか
し、本実施例では図２（ｄ）のように多結晶シリコン２
５は深い溝２３の内部にのみ残存するため、このような
事態が回避される。

【００６５】ここで、この第２の実施例において一部の
工程の順序を入れ替えたものを説明する。図２（ｄ）に
示された工程までは、同様である。この後、レジストを
塗布し、シリコン酸化膜２２及び２４のうち高さが高く
段差のついている素子形成領域２１付近が除去されるよ
うにパターニングし、図１１（ａ）のようなレジスト膜
１１１を形成する。このレジスト膜１１１をマスクとし
て異方性エッチングを行い、段差のついたシリコン酸化
膜２２及び２４を、他の領域とほぼ高さが同じになるよ
うに除去する。このようにして平坦化を行った後、シリ
コン酸化膜２６を堆積する。以降の工程は、図２（ｇ）
及び（ｈ）に示された工程と同様である。

【００６６】第２の実施例では、図２（ｃ）のように深
い溝２３を多結晶シリコン２５で埋めた後、図２（ｅ）
のようにシリコン酸化膜２６を堆積させて表面の平坦化
を行っている。この順序を入れ替えた第３の実施例につ
いて、図３を用いて説明する。

【００６７】図３（ａ）において、半導体基板３０の素
子形成領域３１以外の部分が除去された図示されていな
いマスクを形成する。このマスクを用いて、素子形成領
域３１以外の基板３０表面に浅い溝を形成する。マスク
を除去し、ＣＶＤ法を用いて全面にシリコン酸化膜３２
を堆積する。

【００６８】素子形成領域３１付近の部分が除去され
た、図３（ｂ）のようなレジスト膜３３を形成する。こ
のレジスト膜３３をマスクとして、シリコン酸化膜３２
に異方性エッチングを行い平坦化する。

【００６９】レジスト膜３３を除去した後、図３（ｃ）
のような深い溝を形成すべき領域３５ａが除去されたレ
ジスト膜３４を形成する。このレジスト膜３４をマスク
として、シリコン酸化膜３２に異方性エッチングを行っ
て、深い溝を形成すべき領域３５ａを選択的に除去す
る。

【００７０】レジスト膜３４を除去し、図３（ｄ）のよ
うにパターニングされたシリコン酸化膜３２をマスクと
して基板３０に異方性エッチングを行い、深い溝３５ｂ
を形成する。

【００７１】図３（ｅ）のように、深い溝３５ｂの内壁
も含めた全域をシリコン酸化膜３６で覆う。さらにその
表面に、ＬＰＣＶＤ法を用いて多結晶シリコン３７を堆
積させ、深い溝３５ｂを埋め込む。

【００７２】図３（ｆ）のように、多結晶シリコン３７
に等方性エッチングを行ってエッチバックし、深い溝３
５ｂの内部にのみ残存させる。

【００７３】図３（ｇ）に示されるように、シリコン酸
化膜３８を堆積し、深い溝３５ｂの上部に存在していた
凹部を埋める。このシリコン酸化膜３８上に、さらにＢ
ＰＳＧ膜やレジスト膜等の粘性が低い膜３９を形成し
て、表面の平滑化を図る。

【００７４】膜３９、シリコン酸化膜３２，３６，及び
３８をエッチバックして、図３（ｈ）のように素子形成
領域３１の基板３０表面を露出させる。

【００７５】この第３の実施例も、第２の実施例と同様
な効果が得られる。即ち、図３（ａ）及び（ｂ）の工程
において、深い溝３５ｂを形成するためのマスクとして
形成したシリコン酸化膜３２を、浅い溝の埋め込み材と
して用いている。これにより、工程が簡略化される。ま
た、このシリコン酸化膜３２上に深い溝３５ｂを埋め込
む多結晶シリコン３７を堆積した後、不要な部分を除去
することで、素子形成領域周辺に多結晶シリコン３７が
残存しない。これにより、寄生容量の増大が防止され
る。

【００７６】本発明の第４の実施例について、以下に述
べる。この実施例は、幅の異なる溝を埋める絶縁物の表
面を平坦化する方法に関する。図４に、この方法を工程
別に示す。

【００７７】図４（ａ）のように、半導体基板４１上に
レジスト４２を塗布する。基板４１表面のうち凸部とな
る部分にレジストが残るようなマスク４３を用いて、パ
ターニングを行う。これにより、図４（ｂ）のようなレ
ジスト膜４４を得る。

【００７８】このレジスト膜４４をマスクとして、半導
体基板４１に異方性エッチングを行う。レジスト膜４４
を除去すると、図４（ｃ）のような凹凸が付いた基板４
１が得られる。ここで、マスクにはレジスト膜に限ら
ず、ＣＶＤ法により形成したシリコン酸化膜等を用いて
もよい。

【００７９】半導体基板４１の表面に、図示されない熱
酸化膜を薄く形成する。この後、図４（ｄ）のようにＣ
ＶＤ法によってシリコン酸化膜４５を形成する。このシ
リコン酸化膜４５は、基板４１の凸部の高さよりも高く
なるような膜厚に形成される。

【００８０】図４（ｅ）のように、レジスト４６を塗布
する。図４（ａ）の工程で用いられたマスク４３と反転
した関係にあるマスク４７を用いて、レジスト４６に露
光処理を行う。そして、基板４１の凹部にレジスト４６
が残るようにパターニングする。

【００８１】ここで、図４（ａ）の工程におけるマスク
４３と、この図４（ｅ）におけるマスク４７とのマスク
合わせ精度は、比較的低くとも良い。マスク４７を用い
てレジスト膜４６に露光した場合、シリコン酸化膜４５
の凸部の段差の付いた部分に、強く光が照射される。こ
のため、マスク４３及び４７に合わせずれがあっても、
段差部分に適当な量だけオーバーラップさせたレジスト
４８を残存させることができる。このレジスト４８が平
坦化補助構造に相当し、セルフアライン的に形成され
る。

【００８２】また、ここでは反転した関係にある二種類
のマスク４３及びマスク４７を用いている。しかし、レ
ジスト４２とレジスト４６のうち、いずれか一方を反転
レジストにすることで、同一のマスクを共用することが
できる。これにより、マスクを作製するコストが低減さ
れる。

【００８３】図４（ｇ）のように表面全体に、例えば感
光剤を含んでいないレジスト等を塗布して補助膜４９を
形成する。この補助膜４９はある程度の粘性を有し、レ
ジストとほぼ同程度のエッチング速度を有する物質であ
ればよい。これにより、凹凸の付いたシリコン酸化膜４
５の表面全体が、レジスト４８と補助膜４９とによって
平坦化される。

【００８４】レジスト４８、補助膜４９及びシリコン酸
化膜４５のエッチング速度がほぼ等しい異方性エッチン
グを行って、エッチバックする。この場合に、半導体基
板４１表面の凸部が露出するまで異方性エッチングを行
うと、基板４１表面が損傷し、素子を形成したとき支障
が生じる。そこで、この異方性エッチングは、基板４１
の凸部上にシリコン酸化膜４５を、図４（ｈ）のように
エッチングダメージを与えない膜厚だけ残しておく必要
がある。レジスト４８、補助膜４９及びシリコン酸化膜
４５は、エッチング速度が完全には一致しないため、シ
リコン酸化膜４５には多少の凹凸が存在する。

【００８５】このような第４の実施例によれば、溝の幅
が異なる不均一な凹凸が形成された基板上に絶縁物を形
成した場合にも、凹部を埋めるように形成された平坦化
補助構造物と、その上に形成されたある程度の粘性を有
する補助膜とを、ほぼ同一のエッチング速度でエッチバ
ックすることで、十分な平坦化が可能である。また、平
坦化補助構造物を作成する場合、マスク合わせには高い
精度は要求されず、さらにセルフアライン的に加工する
ことができる。

【００８６】本発明の第５の実施例について、図５を参
照して説明する。

【００８７】第４の実施例では、基板表面に凹凸を形成
した後、表面を保護するために薄い熱酸化膜を形成す
る。これに対し、第５の実施例では熱酸化膜の代わりに
窒化膜を形成する。

【００８８】この後、第４の実施例と同様な工程を経
て、図５（ａ）のように表面が平坦化された絶縁膜５３
を得る。この絶縁膜５３には、上述したようにエッチン
グ速度が全く同一ではないことからわずかな凹凸が残存
している。

【００８９】この後、基板５１表面に与えるエッチング
ダメージが小さい等方性エッチングを行う。例えば、こ
こでは窒化膜５２上にシリコン酸化膜５３を形成してい
るため、ＮＨ₄ Ｆを用いて図５（ｂ）に示されるように
シリコン酸化膜５３表面の高さが半導体基板５１の凸部
表面の高さに等しくなるまでエッチングする。これによ
り、凸部上の窒化膜５２の表面が露出する。この段階
で、絶縁膜５３の表面はわずかな凹凸をも残さずに平坦
化された状態になる。

【００９０】この後、シリコン酸化膜５３と窒化膜５２
とでエッチング選択比が取れるように、例えばホット燐
酸処理等を行う。この処理により、図５（ｃ）に示され
たように基板５１凸部表面上の窒化膜５５が除去され、
この部分の基板５１表面が露出する。表面が露出した凸
部の素子形成領域に、素子を形成する。

【００９１】第５の実施例によれば、第４の実施例以上
に平坦性に優れ、素子の歩留まり及び製品としての特性
がより向上する。

【００９２】図６に、本発明の第６の実施例による製造
方法を工程別に示す。

【００９３】図６（ａ）のように、半導体基板６０の表
面を保護するため薄く熱酸化膜６４を形成する。この熱
酸化膜６４上に、ＣＶＤ法を用いてシリコン窒化膜６１
を形成し、さらにその表面上にシリコン酸化膜６２を形
成する。レジストを全面に塗布し、基板６０表面に凸部
を形成するためのマスクを用いてパターニングする。こ
れにより、凸部を形成すべき領域以外の部分が除去され
たレジスト膜６３が形成される。

【００９４】レジスト膜６３をマスクとして異方性エッ
チングを行い、図６（ｂ）のように凸部を形成すべき領
域上にシリコン酸化膜６２が残るようにエッチングす
る。レジスト膜６３を剥離した後、パターニングされた
シリコン酸化膜６２ａをマスクとしてシリコン窒化膜６
１に等方性エッチングを行う。このエッチングは、熱酸
化膜６４の表面が露出すると共に、シリコン酸化膜６２
ａの下方までサイドエッチングが入り込んで、パターン
の幅が狭くなるように行う。

【００９５】シリコン酸化膜６２ａをマスクとして異方
性エッチングを行い、半導体基板６０にエッチングを行
って、図６（ｃ）のような凹凸の付いた状態にする。こ
の場合に、基板６０表面は熱酸化膜６４で覆われている
が、この膜厚は薄い。従って、基板６０に行う異方性エ
ッチングによって簡単に除去される。

【００９６】シリコン酸化膜６２ａを等方性エッチング
で除去する。この後、図６（ｄ）のように半導体基板６
０表面に熱酸化膜６５を形成し、さらにＣＶＤ法を用い
て凹部を埋めるようにシリコン酸化膜６６を堆積する。

【００９７】シリコン酸化膜６６にエッチバックを行う
が、この量は以下のように調節する必要がある。図６
（ｄ）のように、シリコン酸化膜６６の表面の高さがシ
リコン窒化膜６１ａの高さの途中であって、かつシリコ
ン窒化膜６１ａのパターンの端面から基板６０の凸部の
端面までの距離ｄ１と、基板６０の凸部表面からシリコ
ン酸化膜６６表面までの高さｄ２とがほぼ一致するよう
に、エッチバック量を調節する。

【００９８】ホット燐酸処理等を行って、シリコン窒化
膜６１ａを図６（ｅ）のように選択的に除去し、凸部表
面の熱酸化膜６５を露出させる。ＮＨ₄ Ｆ等を用いて等
方性エッチングを行い、図６（ｆ）のようにシリコン酸
化膜６６を基板６０の凸部表面までエッチバックする。
ここで、凸部に表面が露出している熱酸化膜６５は、シ
リコン酸化膜６６よりもエッチング速度が遅い。しか
し、図６（ｆ）において点線で示された部分のシリコン
酸化膜６６ｂがエッチバックされるまでに、熱酸化膜６
５は除去されて凸部表面は露出する。これにより、凸部
の基板６０表面が露出し、他の領域がシリコン酸化膜６
６ａによって同じ高さに埋め込まれて平坦化された状態
が得られる。この第６の実施例によっても、第５の実施
例と同様に十分に平坦化され、歩留まり及び特性の向上
が達成される。

【００９９】ここで、第６の実施例における一部の工程
の順序を、次のように変えてもよい。図６（ａ）と同様
の工程でレジスト膜６３を形成し、これをマスクとして
シリコン酸化膜６２のみならず、シリコン窒化膜６１と
熱酸化膜６４に対しても異方性エッチングを行う。この
ようにして、図１２（ａ）のように凸状の熱酸化膜６
４、シリコン窒化膜６１ｂ、シリコン酸化膜６２ａが形
成される。

【０１００】レジスト膜６３を除去し、シリコン酸化膜
６２ａをマスクとして半導体基板６０に異方性エッチン
グを行い、図１２（ｂ）のように凹凸の付いた状態にす
る。

【０１０１】シリコン酸化膜６２ａをマスクとして等方
性エッチングを行い、シリコン窒化膜６１ｂのパターン
の幅を狭くする。以降の工程は、図６（ｄ）〜（ｆ）に
示された工程と同様である。

【０１０２】第４、第５及び第６の実施例では、いずれ
も凹凸の付いた基板表面の凹部に、絶縁物を埋め込んで
平坦化している。しかし、例えば基板上に絶縁物を介し
て一層目の配線層を形成し、この上に絶縁物を形成して
平坦化する場合にも同様に適用することが可能である。

【０１０３】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、素子形成領域と溝状に形成すべき素子
分離領域とを同時に凸状に形成した後、素子分離領域に
エッチングを行うことで、マスク合わせに余裕が不要で
微細化され、集積度が向上すると共に、素子形成領域の
縮小により寄生容量が低減されて動作速度が高速化され
る。

【０１０４】また、第１の溝と第２の溝を形成して埋め
込む方法では、第１の溝を埋め込むために堆積した第１
の絶縁膜を、第２の溝を形成するためのマスクとして用
いるため工程が簡略化され、さらに第１の溝を埋め込ん
だ後第２の溝を埋め込む埋め込み材をエッチバックする
ため、素子形成領域周辺の不要な箇所に埋め込み材が残
存せず、寄生容量の増大が防止される。

【０１０５】凹凸の付いた基板表面に絶縁膜とレジスト
を堆積し、凹凸形成用のマスクを反転させたものを用い
てレジストに露光処理を行ってパターニングして絶縁膜
上に平坦化補助構造物を形成した後エッチバックするこ
とで、凸部表面と高さがほぼ等しい平坦な絶縁膜が得ら
れる。

【０１０６】基板表面を窒化膜で保護した後に同様にエ
ッチバックした場合、凸部表面に露出した窒化膜を除去
することで、十分な平坦化が達成される。

【０１０７】基板表面を熱酸化膜で保護しシリコン窒化
膜とシリコン酸化膜とを順に堆積する方法では、凸部形
成用のマスクを用いてシリコン酸化膜をパターニング
し、このシリコン酸化膜をマスクとしてシリコン窒化膜
に等方性エッチングを行うことで、凸部よりもパターン
の幅が狭いシリコン窒化膜が得られる。シリコン酸化膜
を堆積してエッチバックし、凸部表面より高さが高い段
階で停止し、シリコン窒化膜を選択的に除去すると、凸
部表面よりも周囲を囲むシリコン酸化膜の方が高さが高
い。よって、等方性エッチングを行うと凸部表面に露出
している熱酸化膜の方がエッチング速度は遅いがシリコ
ン酸化膜が凸部表面までエッチバックされるまでには除
去されて、平坦な表面が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の製造
方法を工程別に示した素子断面図。

【図２】本発明の第２の実施例による半導体装置の製造
方法を工程別に示した素子断面図。

【図３】本発明の第３の実施例による半導体装置の製造
方法を工程別に示した素子断面図。

【図４】本発明の第４の実施例による半導体装置の製造
方法を工程別に示した素子断面図。

【図５】本発明の第５の実施例による半導体装置の製造
方法を工程別に示した素子断面図。

【図６】本発明の第６の実施例による半導体装置の製造
方法を工程別に示した素子断面図。

【図７】従来の半導体装置の製造方法を工程別に示した
素子断面図。

【図８】同製造方法により形成された素子の構造を示し
た縦断面図。

【図９】従来の他の半導体装置の製造方法を工程別に示
した素子断面図。

【図１０】従来の他の半導体装置の製造方法を工程別に
示した素子断面図。

【図１１】本発明の第２の実施例による半導体装置の製
造方法の変形例を工程別に示した素子断面図。

【図１２】本発明の第６の実施例による半導体装置の製
造方法の変形例を工程別に示した素子断面図。

【符号の説明】

１１，２９，３２，４１，５１，６０ 半導体基板 １２，１５，２２，２４，２６，２８，３２，３６，３
８，４５，５３，６２シリコン酸化膜 １３，１６，２７，３３，４４，４６，６３ レジスト
膜 １７ 窓 １８，２３，３５ｂ トレンチ部 １９，２５，３７ 多結晶シリコン ５２，６１ シリコン窒化膜 ６４ 熱酸化膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩 井 洋 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 井 納 和 美 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体基板の表面にエッチングを行って、
   素子形成領域及び溝状に形成すべき素子分離領域とを、
   同時に凸状に形成する工程と、 前記半導体基板の表面に絶縁膜を形成する工程と、 前記絶縁膜の表面を耐エッチング性のマスクで覆う工程
   と、 前記マスクのうち、前記素子分離領域の上部に窓を開孔
   する工程と、 前記窓が開孔された前記マスクを用いて、前記絶縁膜に
   エッチングを行って前記素子分離領域の上部に窓を開孔
   し、窓の底面に前記半導体基板の表面を露出させる工程
   と、 前記マスクを除去し、前記窓が開孔された前記絶縁膜を
   マスクとしてエッチングを行い、前記半導体基板の前記
   素子分離領域に溝を形成する工程と、 前記溝の内部を、少なくとも絶縁物を用いて埋め込む工
   程と、 前記絶縁膜にエッチバックを行い、前記半導体基板のう
   ち前記素子形成領域の表面が露出した状態に平坦化する
   工程と、 前記素子形成領域に素子を形成する工程とを備えたこと
   を特徴とする半導体装置の製造方法。
2. 【請求項２】半導体基板の表面のうち、素子形成領域を
   除いた領域にエッチングを行って、第１の溝を形成する
   工程と、 前記半導体基板の表面に第１の絶縁膜を前記第１の溝よ
   りも厚くなるように形成して、前記第１の溝を埋め込む
   工程と、 前記第１の絶縁膜のうち、第２の溝を形成すべき領域の
   上部に窓を開孔して、前記半導体基板の表面を露出する
   工程と、 前記窓が開孔された前記第１の絶縁膜をマスクとして前
   記半導体基板に異方性エッチングを行い、第２の溝を形
   成する工程と、 前記第２の溝の内壁及び前記第１の絶縁膜の表面を覆う
   ように第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の表面上から埋め込み材を堆積して前
   記第２の溝を埋め込む工程と、 前記埋め込み材にエッチバックを行い、前記第２の溝の
   内部にのみ残存させる工程と、 前記第２の溝内の前記埋め込み材及び前記第２の絶縁膜
   上に第３の絶縁膜を堆積させる工程と、 前記第３の絶縁膜にエッチングを行い、前記素子形成領
   域の高さと前記素子形成領域以外の領域の高さとをほぼ
   同一にする工程と、 前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁
   膜とをエッチバックし、前記半導体基板のうち前記素子
   形成領域の表面を露出させる工程とを備えたことを特徴
   とする半導体装置の製造方法。
3. 【請求項３】半導体基板の表面のうち、素子形成領域を
   除いた領域にエッチングを行って、第１の溝を形成する
   工程と、 前記半導体基板の表面に第１の絶縁膜を前記第１の溝よ
   りも厚くなるように形成して、前記第１の溝を埋め込む
   工程と、 前記第１の絶縁膜のうち、第２の溝を形成すべき領域の
   上部に窓を開孔して、前記半導体基板の表面を露出する
   工程と、 前記窓が開孔された前記第１の絶縁膜をマスクとして前
   記半導体基板に異方性エッチングを行い、第２の溝を形
   成する工程と、 前記第２の溝の内壁及び前記第１の絶縁膜の表面を覆う
   ように第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の表面上から埋め込み材を堆積して前
   記第２の溝を埋め込む工程と、 前記埋め込み材にエッチバックを行い、前記第２の溝の
   内部にのみ残存させる工程と、 前記第１の絶縁膜と前記第２の絶縁膜にエッチングを行
   い、前記素子形成領域の高さと前記素子形成領域以外の
   領域の高さとをほぼ同一にする工程と、 前記第２の溝内の前記埋め込み材と前記第１の絶縁膜と
   前記第２の絶縁膜上に第３の絶縁膜を堆積させる工程
   と、 前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁
   膜をエッチバックし、前記半導体基板のうち前記素子形
   成領域の表面を露出させる工程とを備えたことを特徴と
   する半導体装置の製造方法。
4. 【請求項４】半導体基板の表面のうち、素子形成領域を
   除いた領域にエッチングを行って、第１の溝を形成する
   工程と、 前記半導体基板の表面に第１の絶縁膜を前記第１の溝よ
   りも厚くなるように形成して、前記第１の溝を埋め込む
   工程と、 前記第１の絶縁膜にエッチングを行い、前記素子形成領
   域の高さと前記素子形成領域以外の領域の高さとをほぼ
   同一にする工程と、 前記第１の絶縁膜のうち、第２の溝を形成すべき領域の
   上部に窓を開孔して、前記半導体基板の表面を露出する
   工程と、 前記窓が開孔された前記第１の絶縁膜をマスクとして前
   記半導体基板に異方性エッチングを行い、第２の溝を形
   成する工程と、 前記第２の溝の内壁及び前記第１の絶縁膜の表面を覆う
   ように第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の表面上から埋め込み材を堆積して前
   記第２の溝を埋め込む工程と、 前記埋め込み材にエッチバックを行い、前記第２の溝の
   内部にのみ残存させる工程と、 前記第２の溝内の前記埋め込み材及び前記第２の絶縁膜
   上に第３の絶縁膜を堆積させる工程と、 前記第３の絶縁膜をエッチバックし、前記半導体基板の
   うち前記素子形成領域の表面を露出させる工程とを備え
   たことを特徴とする半導体装置の製造方法。
5. 【請求項５】半導体基板の表面に第１のマスクを用いて
   エッチングを行い、凹部及び凸部を形成する工程と、 前記半導体基板上に、前記凸部の高さよりも厚くなるよ
   うに絶縁膜を堆積させる工程と、 前記絶縁膜上にレジストを塗布し、前記第１のマスクを
   反転した第２のマスクを用いてパターニングを行い、前
   記絶縁膜表面の段差を埋めるようにレジストを残存させ
   て平坦化補助構造物を作成する工程と、 前記平坦化補助構造物が作成された前記絶縁膜上に、レ
   ジストとエッチング速度が同様な物質を塗布し、表面を
   平坦にする補助膜を形成する工程と、 前記平坦化補助構造物、前記補助膜及び前記絶縁膜に対
   し、エッチング速度が同様である異方性エッチングを行
   うことでエッチバックし、前記絶縁膜の表面を平坦化す
   る工程とを備えたことを特徴とする半導体装置の製造方
   法。
6. 【請求項６】半導体基板の表面に第１のマスクを用いて
   エッチングを行い、凹部及び凸部を形成する工程と、 前記半導体基板の表面を覆うように窒化膜を形成する工
   程と、 前記窒化膜の表面上に、前記凸部の高さよりも厚くなる
   ように絶縁層を堆積させる工程と、 前記絶縁膜上にレジストを塗布し、前記第１のマスクを
   反転した第２のマスクを用いてパターニングを行い、前
   記絶縁膜表面の段差を埋めるようにレジストを残存させ
   て平坦化補助構造物を作成する工程と、 前記平坦化補助構造物が作成された前記絶縁膜上に、レ
   ジストとエッチング速度が同様な物質を塗布し、表面を
   平坦にする補助膜を形成する工程と、 前記平坦化補助構造物、前記補助膜及び前記絶縁膜に対
   し、エッチング速度が同様である異方性エッチングを行
   うことでエッチバックし、前記半導体基板の前記凸部表
   面が露出しない段階で停止する工程と、 前記絶縁膜に等方性エッチングを行い、前記半導体基板
   の前記凸部表面とほぼ同じ高さまでエッチバックし、こ
   の凸部表面の前記窒化膜を露出させる工程と、 前記凸部表面に露出した前記窒化膜を除去する工程とを
   備えたことを特徴とする半導体装置の製造方法。
7. 【請求項７】半導体基板の表面を覆うように熱酸化膜を
   形成する工程と、 前記熱酸化膜の表面上にシリコン窒化膜を堆積させる工
   程と、 前記シリコン窒化膜の表面上にシリコン酸化膜を堆積さ
   せる工程と、 前記半導体基板に形成すべき凸部の領域を覆うレジスト
   膜を、前記シリコン酸化膜の表面上に形成する工程と、 前記レジスト膜をマスクとして、前記シリコン酸化膜に
   異方性エッチングを行い、前記凸部の領域のみが残るよ
   うにパターニングする工程と、 前記レジスト膜を除去し、パターニングされた前記シリ
   コン酸化膜をマスクとして前記シリコン窒化膜に等方性
   エッチングを行い、前記シリコン酸化膜よりもパターン
   の幅が狭くなるようにパターニングする工程と、 パターニングされた前記シリコン酸化膜をマスクとして
   前記半導体基板に異方性エッチングを行い、前記凸部を
   形成する工程と、 前記シリコン酸化膜を除去する工程と、 前記半導体基板の表面に熱酸化膜を形成する工程と、 前記熱酸化膜上に、前記凸部の高さよりも厚くなるよう
   にシリコン酸化膜を堆積させる工程と、 前記シリコン酸化膜にエッチバックを行い、前記凸部の
   表面よりも高い位置で停止する工程と、 前記凸部上の前記シリコン窒化膜を選択的に除去する工
   程と、 前記シリコン酸化膜及び前記凸部上の前記熱酸化膜に等
   方性エッチングを行って前記凸部表面を露出させ、他の
   領域の前記シリコン酸化膜がほぼ高さが同じになるよう
   に平坦化させる工程とを備えたことを特徴とする半導体
   装置の製造方法。
8. 【請求項８】半導体基板の表面を覆うように熱酸化膜を
   形成する工程と、 前記熱酸化膜の表面上にシリコン窒化膜を堆積させる工
   程と、 前記シリコン窒化膜の表面上にシリコン酸化膜を堆積さ
   せる工程と、 前記半導体基板に形成すべき凸部の領域を覆うレジスト
   膜を、前記シリコン酸化膜の表面上に形成する工程と、 前記レジスト膜をマスクとして、前記熱酸化膜と前記シ
   リコン窒化膜と前記シリコン酸化膜に異方性エッチング
   を行い、前記凸部の領域のみが残るようにパターニング
   する工程と、 前記レジスト膜を除去し、パターニングされた前記シリ
   コン酸化膜をマスクとして前記半導体基板に異方性エッ
   チングを行い、前記凸部を形成する工程と、 パターニングされた前記シリコン酸化膜をマスクとして
   前記シリコン窒化膜に等方性エッチングを行い、前記シ
   リコン酸化膜よりもパターンの幅が狭くなるようにパタ
   ーニングする工程と、 前記シリコン酸化膜を除去する工程と、 前記半導体基板の表面に熱酸化膜を形成する工程と、 前記熱酸化膜上に、前記凸部の高さよりも厚くなるよう
   にシリコン酸化膜を堆積させる工程と、 前記シリコン酸化膜にエッチバックを行い、前記凸部の
   表面よりも高い位置で停止する工程と、 前記凸部上の前記シリコン窒化膜を選択的に除去する工
   程と、 前記シリコン酸化膜及び前記凸部上の前記熱酸化膜に等
   方性エッチングを行って前記凸部表面を露出させ、他の
   領域の前記シリコン酸化膜がほぼ高さが同じになるよう
   に平坦化させる工程とを備えたことを特徴とする半導体
   装置の製造方法。