JP3538775B2 - 集積回路チップ及びその製造方法 - Google Patents
集積回路チップ及びその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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Description
【０００１】
【発明の属する技術分野】本発明は、一般には集積回路
に関し、より詳細にはトランジスタ・デバイスを記憶デ
バイスに接続するストラップを有するトランジスタに関
する。
に関し、より詳細にはトランジスタ・デバイスを記憶デ
バイスに接続するストラップを有するトランジスタに関
する。
【０００２】
【従来の技術】縦型トランジスタは、半導体製造技術に
おいてトランジスタ・デバイス全体のサイズを減少さ
せ、したがってそのようなデバイスのスケーリングの増
大を可能にするものとして知られている。しかし、従来
の縦型トランジスタは、ストラップ形成（例えば、記憶
デバイスとトランジスタのゲート／ドレインの間の導電
接続）に関する根本的な問題がある。
おいてトランジスタ・デバイス全体のサイズを減少さ
せ、したがってそのようなデバイスのスケーリングの増
大を可能にするものとして知られている。しかし、従来
の縦型トランジスタは、ストラップ形成（例えば、記憶
デバイスとトランジスタのゲート／ドレインの間の導電
接続）に関する根本的な問題がある。
【０００３】
【発明が解決しようとする課題】本発明は後述するよう
に、部分的に縦型のトランジスタ内に自己整合された埋
込みストラップを形成することによりこれらの問題を克
服するものである。
に、部分的に縦型のトランジスタ内に自己整合された埋
込みストラップを形成することによりこれらの問題を克
服するものである。
【０００４】
【課題を解決するための手段】したがって、本発明の一
目的は、集積回路デバイスを製造するための構造および
方法を提供することであり、この方法は基板内で記憶デ
バイスの上にゲート開口部をリソグラフィで形成する段
階と、ゲート開口部内に第１のスペーサを形成する段階
と、第１のスペーサを利用してストラップ開口部を位置
合せすることにより基板にストラップ開口部を形成する
段階と、第２のスペーサをストラップ開口部に形成する
段階と、第２のスペーサを利用して分離開口部を位置合
せすることにより基板に分離開口部を形成する段階と、
分離開口部を分離材料で充填する段階と、第１のスペー
サと第２のスペーサの一部分とを除去してゲート開口部
に段部を形成する段階と（第２のスペーサは記憶デバイ
スと電気的に接続された少なくとも１つの導電ストラッ
プを含む）と、基板内に導電ストラップに隣接して第１
の拡散領域を形成する段階と、基板および段部の上にゲ
ート絶縁層を形成する段階と、ゲート絶縁層の一部分の
上に段部より上にゲート導体を形成する段階と、基板内
にゲート導体に隣接して第２の拡散領域を形成する段階
と、第２の拡散領域の上に、ゲート導体から分離された
コンタクトを形成する段階とを含み、ゲート導体の電圧
が基板内で段部に隣接して導電領域を形成し、導電領域
がストラップとコンタクトを電気的に接続する。
目的は、集積回路デバイスを製造するための構造および
方法を提供することであり、この方法は基板内で記憶デ
バイスの上にゲート開口部をリソグラフィで形成する段
階と、ゲート開口部内に第１のスペーサを形成する段階
と、第１のスペーサを利用してストラップ開口部を位置
合せすることにより基板にストラップ開口部を形成する
段階と、第２のスペーサをストラップ開口部に形成する
段階と、第２のスペーサを利用して分離開口部を位置合
せすることにより基板に分離開口部を形成する段階と、
分離開口部を分離材料で充填する段階と、第１のスペー
サと第２のスペーサの一部分とを除去してゲート開口部
に段部を形成する段階と（第２のスペーサは記憶デバイ
スと電気的に接続された少なくとも１つの導電ストラッ
プを含む）と、基板内に導電ストラップに隣接して第１
の拡散領域を形成する段階と、基板および段部の上にゲ
ート絶縁層を形成する段階と、ゲート絶縁層の一部分の
上に段部より上にゲート導体を形成する段階と、基板内
にゲート導体に隣接して第２の拡散領域を形成する段階
と、第２の拡散領域の上に、ゲート導体から分離された
コンタクトを形成する段階とを含み、ゲート導体の電圧
が基板内で段部に隣接して導電領域を形成し、導電領域
がストラップとコンタクトを電気的に接続する。
【０００５】さらに、基板内に分離開口部を形成する段
階と分離開口部を分離材料で充填する段階は、活性エリ
ア分離領域の第１の部分を形成する段階を含む。この方
法はまた、活性エリア・ストライプを形成して活性エリ
ア分離領域の第２の部分を形成する段階も含む。
階と分離開口部を分離材料で充填する段階は、活性エリ
ア分離領域の第１の部分を形成する段階を含む。この方
法はまた、活性エリア・ストライプを形成して活性エリ
ア分離領域の第２の部分を形成する段階も含む。
【０００６】記憶デバイスを形成する段階は、深いトレ
ンチ・キャパシタを形成する段階を含み、ストラップは
深いトレンチ・キャパシタの平面と交差する。さらに、
ゲート開口部はストラップ開口部よりも広く、ストラッ
プ開口部は分離開口部よりも広い。集積回路デバイスは
部分的に縦型のトランジスタであり、ストラップはソー
ス領域でもあり、コンタクトはドレイン領域である。
ンチ・キャパシタを形成する段階を含み、ストラップは
深いトレンチ・キャパシタの平面と交差する。さらに、
ゲート開口部はストラップ開口部よりも広く、ストラッ
プ開口部は分離開口部よりも広い。集積回路デバイスは
部分的に縦型のトランジスタであり、ストラップはソー
ス領域でもあり、コンタクトはドレイン領域である。
【０００７】本発明は、基板内に少なくとも１つの段部
を有する開口部を形成する段階と、開口部内で段部より
下に第１の導体を形成する段階と、基板内に第１の導体
に隣接して第１の拡散領域を形成する段階と、段部の上
にゲート導体を形成する段階と、基板の上にゲート導体
に隣接して第２の導体を形成する段階と、基板内に第２
の導体に隣接して第２の拡散領域を形成する段階とを含
む、集積回路チップを製造する方法も含む。開口部を形
成する段階は、さらに、基板にリソグラフィでゲート開
口部を形成する段階と、ゲート開口部内に第１のスペー
サを形成する段階と、第１のスペーサを利用してストラ
ップ開口部を位置合せすることにより基板内にストラッ
プ開口部を形成する段階と、ストラップ開口部内に第２
のスペーサを形成する段階と、第２のスペーサを利用し
て分離開口部を位置合せすることにより基板内に分離開
口部を形成する段階を含む。分離開口部は分離材料で充
填され、基板内に分離開口部を形成する段階および分離
開口部を分離材料で充填する段階は、活性エリア分離領
域の第１の部分を形成する段階を含み、この方法はさら
に、活性エリア・ストライプを形成して活性エリア分離
領域の第２の部分を形成する段階を含む。第１のスペー
サと第２のスペーサの一部分とが除去されて開口部に段
部を形成し、第２のスペーサは第１の導体となる。さら
にゲート開口部はストラップ開口部よりも広く、ストラ
ップ開口部は分離開口部よりも広い。ゲート導体の電圧
が基板内で段部に隣接して導電領域を形成し、導電領域
は第１の導体と第２の導体を電気的に接続する。開口部
は、深いトレンチ・キャパシタの上に形成され、第１の
導体は深いトレンチ・キャパシタの平面と交差する。集
積回路デバイスは、部分的に縦型のトランジスタであ
り、第１の導体はソース領域で、第２の導体はドレイン
領域である。
を有する開口部を形成する段階と、開口部内で段部より
下に第１の導体を形成する段階と、基板内に第１の導体
に隣接して第１の拡散領域を形成する段階と、段部の上
にゲート導体を形成する段階と、基板の上にゲート導体
に隣接して第２の導体を形成する段階と、基板内に第２
の導体に隣接して第２の拡散領域を形成する段階とを含
む、集積回路チップを製造する方法も含む。開口部を形
成する段階は、さらに、基板にリソグラフィでゲート開
口部を形成する段階と、ゲート開口部内に第１のスペー
サを形成する段階と、第１のスペーサを利用してストラ
ップ開口部を位置合せすることにより基板内にストラッ
プ開口部を形成する段階と、ストラップ開口部内に第２
のスペーサを形成する段階と、第２のスペーサを利用し
て分離開口部を位置合せすることにより基板内に分離開
口部を形成する段階を含む。分離開口部は分離材料で充
填され、基板内に分離開口部を形成する段階および分離
開口部を分離材料で充填する段階は、活性エリア分離領
域の第１の部分を形成する段階を含み、この方法はさら
に、活性エリア・ストライプを形成して活性エリア分離
領域の第２の部分を形成する段階を含む。第１のスペー
サと第２のスペーサの一部分とが除去されて開口部に段
部を形成し、第２のスペーサは第１の導体となる。さら
にゲート開口部はストラップ開口部よりも広く、ストラ
ップ開口部は分離開口部よりも広い。ゲート導体の電圧
が基板内で段部に隣接して導電領域を形成し、導電領域
は第１の導体と第２の導体を電気的に接続する。開口部
は、深いトレンチ・キャパシタの上に形成され、第１の
導体は深いトレンチ・キャパシタの平面と交差する。集
積回路デバイスは、部分的に縦型のトランジスタであ
り、第１の導体はソース領域で、第２の導体はドレイン
領域である。
【０００８】本発明による集積回路チップは、基板と、
基板内の開口部と、少なくとも１つの段部を有する開口
部と、開口部内の段部より下の第１の導体と、基板内の
第１の導体に隣接する第１の拡散領域と、段部の上のゲ
ート導体と、基板の上のゲート導体に隣接する第２の導
体と、基板内の第２の導体に隣接する第２の拡散領域と
を含む。
基板内の開口部と、少なくとも１つの段部を有する開口
部と、開口部内の段部より下の第１の導体と、基板内の
第１の導体に隣接する第１の拡散領域と、段部の上のゲ
ート導体と、基板の上のゲート導体に隣接する第２の導
体と、基板内の第２の導体に隣接する第２の拡散領域と
を含む。
【０００９】集積回路チップの開口部は、リソグラフィ
で形成したゲート開口部と、第１のスペーサを利用して
ゲート開口部と位置合せしたストラップ開口部と、第２
のスペーサを利用してストラップ開口部と位置合せした
分離開口部とを含む。集積回路チップは、分離開口部を
充填する分離材料を含み、分離材料は活性エリア分離領
域の第１の部分を含み、集積回路チップはさらに活性エ
リア分離領域の第２の部分を形成する活性エリア・スト
ライプを含む。
で形成したゲート開口部と、第１のスペーサを利用して
ゲート開口部と位置合せしたストラップ開口部と、第２
のスペーサを利用してストラップ開口部と位置合せした
分離開口部とを含む。集積回路チップは、分離開口部を
充填する分離材料を含み、分離材料は活性エリア分離領
域の第１の部分を含み、集積回路チップはさらに活性エ
リア分離領域の第２の部分を形成する活性エリア・スト
ライプを含む。
【００１０】第１のスペーサと第２のスペーサの一部分
とが除去されて開口部に段部を形成し、第２のスペーサ
は第１の導体を含む。ゲート開口部はストラップ開口部
よりも広く、ストラップ開口部は分離開口部よりも広
い。ゲート導体の電圧が基板内で段部に隣接して導電領
域を形成し、導電領域は第１の導体と第２の導体とを電
気的に接続する。開口部は、深いトレンチ・キャパシタ
の上に形成され、第１の導体は深いトレンチ・キャパシ
タの平面と交差する。第１の導体はソース領域を含み、
第２の導体はドレイン領域を含み、集積回路チップは部
分的に縦型のトランジスタを含む。
とが除去されて開口部に段部を形成し、第２のスペーサ
は第１の導体を含む。ゲート開口部はストラップ開口部
よりも広く、ストラップ開口部は分離開口部よりも広
い。ゲート導体の電圧が基板内で段部に隣接して導電領
域を形成し、導電領域は第１の導体と第２の導体とを電
気的に接続する。開口部は、深いトレンチ・キャパシタ
の上に形成され、第１の導体は深いトレンチ・キャパシ
タの平面と交差する。第１の導体はソース領域を含み、
第２の導体はドレイン領域を含み、集積回路チップは部
分的に縦型のトランジスタを含む。
【００１１】本発明は、リソグラフィ工程の総数を減ら
すことによって、サイズの減少および位置合せ誤差を含
めて一般にリソグラフィ工程に関連する問題を回避す
る。さらに、本発明は自己整合式に段部を形成すること
によって、拡散領域と縦型トランジスタ部の間の間隔が
きわめて正確となる。このため、デバイスがより小さく
なり（デバイスがより安価かつより高速になり）、欠陥
の数が減少し、その結果、従来構造に比べて総じて優れ
た製品が得られる。
すことによって、サイズの減少および位置合せ誤差を含
めて一般にリソグラフィ工程に関連する問題を回避す
る。さらに、本発明は自己整合式に段部を形成すること
によって、拡散領域と縦型トランジスタ部の間の間隔が
きわめて正確となる。このため、デバイスがより小さく
なり（デバイスがより安価かつより高速になり）、欠陥
の数が減少し、その結果、従来構造に比べて総じて優れ
た製品が得られる。
【００１２】加えて、本発明は記憶デバイスの平面と交
差するストラップを形成し、それにより記憶デバイスと
ストラップとの接続をより信頼性の高いものにする。
差するストラップを形成し、それにより記憶デバイスと
ストラップとの接続をより信頼性の高いものにする。
【００１３】
【発明の実施の形態】図面、より詳細には図１は、本発
明の第１の実施形態による部分的に形成されたトランジ
スタを図示している。図１は、より具体的には、（パッ
ド酸化物等の）第１の絶縁体１１および（パッド窒化ケ
イ素等の）絶縁体１２がその上に形成されたシリコン基
板を示す。
明の第１の実施形態による部分的に形成されたトランジ
スタを図示している。図１は、より具体的には、（パッ
ド酸化物等の）第１の絶縁体１１および（パッド窒化ケ
イ素等の）絶縁体１２がその上に形成されたシリコン基
板を示す。
【００１４】当業者に周知の方法を利用して、基板１０
内にトレンチ１３を形成する。このような従来のプロセ
スにはフォトリソグラフィによるマスキング技法および
従来のエッチング技法が含まれる。次いで、トレンチ１
３の上部（たとえば上部１．５μｍ）を、薄い（たとえ
ば厚さ３０ｎｍの）（カラー酸化物等の）絶縁カラー１
４でライニングする。次いで、絶縁カラー１４をトレン
チ内で第１の絶縁体層１１よりすぐ下の位置まで除去す
る。次いで、（ポリシリコン、金属、合金等の）導電材
料１６をトレンチ１３に付着させ、構造をたとえば化学
機械研磨または他の類似の周知の方法で平面化する。次
いで、導電材料１６を絶縁体層１１より下の位置まで
（たとえばトレンチ１３中に２００〜６００ｎｍ）除去
する。最後に追加の（酸化物や窒化物等の）絶縁体１７
をトレンチ１４内に形成し、構造を再度平面化する。
内にトレンチ１３を形成する。このような従来のプロセ
スにはフォトリソグラフィによるマスキング技法および
従来のエッチング技法が含まれる。次いで、トレンチ１
３の上部（たとえば上部１．５μｍ）を、薄い（たとえ
ば厚さ３０ｎｍの）（カラー酸化物等の）絶縁カラー１
４でライニングする。次いで、絶縁カラー１４をトレン
チ内で第１の絶縁体層１１よりすぐ下の位置まで除去す
る。次いで、（ポリシリコン、金属、合金等の）導電材
料１６をトレンチ１３に付着させ、構造をたとえば化学
機械研磨または他の類似の周知の方法で平面化する。次
いで、導電材料１６を絶縁体層１１より下の位置まで
（たとえばトレンチ１３中に２００〜６００ｎｍ）除去
する。最後に追加の（酸化物や窒化物等の）絶縁体１７
をトレンチ１４内に形成し、構造を再度平面化する。
【００１５】図２に示すように、開口部２０（たとえば
ゲート開口部）をリソグラフィによるマスキングやエッ
チングなど従来の技法を用いて形成する。ゲート開口部
２０は、トレンチ１３より上に、かつ基板１０中で下方
に絶縁体１７の一部が残る位置まで形成する。
ゲート開口部）をリソグラフィによるマスキングやエッ
チングなど従来の技法を用いて形成する。ゲート開口部
２０は、トレンチ１３より上に、かつ基板１０中で下方
に絶縁体１７の一部が残る位置まで形成する。
【００１６】次に、図３に示すように、以前に形成した
絶縁体１１の続きで、追加の絶縁体３２を、基板１０の
露出領域に形成（たとえば成長）する。絶縁体３２に使
用する材料は絶縁体１１に使用したものと同じであるこ
とが好ましい（たとえば５０オングストロームのＳｉＯ
2）。しかし、当業者ならこの開示が与えられればわか
るように、絶縁体３２は対象となる応用例に応じて、異
なる材料から形成することができる。
絶縁体１１の続きで、追加の絶縁体３２を、基板１０の
露出領域に形成（たとえば成長）する。絶縁体３２に使
用する材料は絶縁体１１に使用したものと同じであるこ
とが好ましい（たとえば５０オングストロームのＳｉＯ
2）。しかし、当業者ならこの開示が与えられればわか
るように、絶縁体３２は対象となる応用例に応じて、異
なる材料から形成することができる。
【００１７】他の絶縁材料３０（たとえば深さ６００オ
ングストロームで形成した窒化ケイ素）の層を構造の上
に付着させる。次いで（反応性イオン・エッチング等
の）選択的エッチングを絶縁体３０に適用して、絶縁体
３０の大部分を除去し、図３に示すようにスペーサ３０
のみを残す。絶縁体３０の異方性エッチ・バックにより
側壁スペーサ３０を形成する。この異方性エッチング
は、たとえば低圧反応性イオン・エッチング装置で行う
ことができる。このエッチングにより、垂直壁をエッチ
ングするよりも（たとえば５０倍）大きい速度で水平表
面がエッチングされ、エッチング工程後に側壁スペーサ
３０を残す。
ングストロームで形成した窒化ケイ素）の層を構造の上
に付着させる。次いで（反応性イオン・エッチング等
の）選択的エッチングを絶縁体３０に適用して、絶縁体
３０の大部分を除去し、図３に示すようにスペーサ３０
のみを残す。絶縁体３０の異方性エッチ・バックにより
側壁スペーサ３０を形成する。この異方性エッチング
は、たとえば低圧反応性イオン・エッチング装置で行う
ことができる。このエッチングにより、垂直壁をエッチ
ングするよりも（たとえば５０倍）大きい速度で水平表
面がエッチングされ、エッチング工程後に側壁スペーサ
３０を残す。
【００１８】次いで、選択的エッチングを続行して（た
とえば構造をオーバーエッチングして）導体１６が露出
するレベルまで下方にストラップ開口部３３を形成す
る。たとえば構造を、図３の項目３１に示すように、約
８０ｎｍの距離だけオーバーエッチングすることができ
る。
とえば構造をオーバーエッチングして）導体１６が露出
するレベルまで下方にストラップ開口部３３を形成す
る。たとえば構造を、図３の項目３１に示すように、約
８０ｎｍの距離だけオーバーエッチングすることができ
る。
【００１９】本発明の重要な特徴は、ゲート開口部２０
とは異なる深さと幅を有するストラップ開口部３３を形
成することにより、段部３４が形成されることである。
さらに、ストラップ開口部３３はリソグラフィ形成技法
を必要としない。したがって、ストラップ開口部３３
（および段部３４の位置決め）は、ゲート開口部２０と
自己整合され、リソグラフィ技法に関連するサイズの制
限や位置合せの問題によって制限されない。
とは異なる深さと幅を有するストラップ開口部３３を形
成することにより、段部３４が形成されることである。
さらに、ストラップ開口部３３はリソグラフィ形成技法
を必要としない。したがって、ストラップ開口部３３
（および段部３４の位置決め）は、ゲート開口部２０と
自己整合され、リソグラフィ技法に関連するサイズの制
限や位置合せの問題によって制限されない。
【００２０】次に、図４に示すように、ポリシリコン、
金属、合金等の導電材料４０をストラップ開口部３３に
付着させる。図３に示したプロセスと同様に、選択的エ
ッチングを利用して、導電材料４０の一部のみを除去し
て導電スペーサ４０を形成する。異方性選択的エッチン
グを利用して、構造を再度オーバーエッチングして基板
１０中により深い第１の分離部分開口部４１を形成す
る。好ましい実施形態では、基板１０を導電スペーサ４
０のレベルよりもさらに下方１００ｎｍまで除去する。
金属、合金等の導電材料４０をストラップ開口部３３に
付着させる。図３に示したプロセスと同様に、選択的エ
ッチングを利用して、導電材料４０の一部のみを除去し
て導電スペーサ４０を形成する。異方性選択的エッチン
グを利用して、構造を再度オーバーエッチングして基板
１０中により深い第１の分離部分開口部４１を形成す
る。好ましい実施形態では、基板１０を導電スペーサ４
０のレベルよりもさらに下方１００ｎｍまで除去する。
【００２１】前述した段部３４の形成により、（最終的
に導電ストラップになる）導体４０をストラップ開口部
３３のエリア３１に沿って正確に位置決めすることが可
能になる。この正確な配置により、リソグラフィ技法を
利用する必要なしにストラップと（後述するように後で
形成される）対応するソース／ドレインの間隔を正確に
制御することが可能になる。この方法により導電ストラ
ップ４０の位置決め精度が向上し、そのため高い製造歩
留りが得られ、デバイスのサイズを減少し、デバイスを
より高速かつより安価にすることが可能になる。
に導電ストラップになる）導体４０をストラップ開口部
３３のエリア３１に沿って正確に位置決めすることが可
能になる。この正確な配置により、リソグラフィ技法を
利用する必要なしにストラップと（後述するように後で
形成される）対応するソース／ドレインの間隔を正確に
制御することが可能になる。この方法により導電ストラ
ップ４０の位置決め精度が向上し、そのため高い製造歩
留りが得られ、デバイスのサイズを減少し、デバイスを
より高速かつより安価にすることが可能になる。
【００２２】図５に示すように、絶縁体５０を第１の絶
縁部分開口部４１内に形成し、構造を平面化する。絶縁
体５０は、（後述する追加の絶縁体とあいまって）活性
デバイスを互いに分離し、（後に詳述する）活性エリア
画定マスクを大幅に簡素化し、それによって欠陥を減ら
し、製造歩留りを高め、デバイスの信頼性を高めること
ができる。次いで、図６に示すように、絶縁材料１２お
よび３０を熱リン酸エッチング等の選択的エッチングで
除去する。
縁部分開口部４１内に形成し、構造を平面化する。絶縁
体５０は、（後述する追加の絶縁体とあいまって）活性
デバイスを互いに分離し、（後に詳述する）活性エリア
画定マスクを大幅に簡素化し、それによって欠陥を減ら
し、製造歩留りを高め、デバイスの信頼性を高めること
ができる。次いで、図６に示すように、絶縁材料１２お
よび３０を熱リン酸エッチング等の選択的エッチングで
除去する。
【００２３】図６に示す構造の形成に異なる材料が利用
可能であり、したがって絶縁体１２および３０を除去し
て絶縁体１１を残すために異なる選択的エッチング溶液
が利用できることは、当業者ならこの開示に照らせば、
理解できるであろう。好ましい実施形態では、選択的エ
ッチングは等方性熱リン酸を含む。このエッチング工程
も、図６に示すように、支持されていない絶縁体５０を
残し、導電スペーサ４０の一部のみを除去するように
（たとえば導電スペーサ４０を約３００〜６００オング
ストローム除去するように）制御される。このエッチン
グ工程の重要な特徴は、導電スペーサ４０を除去して段
部４０のレベルのすぐ下にディボット（divot）６０を
形成することである。
可能であり、したがって絶縁体１２および３０を除去し
て絶縁体１１を残すために異なる選択的エッチング溶液
が利用できることは、当業者ならこの開示に照らせば、
理解できるであろう。好ましい実施形態では、選択的エ
ッチングは等方性熱リン酸を含む。このエッチング工程
も、図６に示すように、支持されていない絶縁体５０を
残し、導電スペーサ４０の一部のみを除去するように
（たとえば導電スペーサ４０を約３００〜６００オング
ストローム除去するように）制御される。このエッチン
グ工程の重要な特徴は、導電スペーサ４０を除去して段
部４０のレベルのすぐ下にディボット（divot）６０を
形成することである。
【００２４】この時、第１の拡散領域６１もストラップ
４０に隣接する基板の領域に形成する。好ましい実施形
態では、導電材料４０は（たとえばヒ素やリン等の）不
純物を含み、構造を（たとえば８００℃以上に）加熱し
たとき、それがストラップ４０から基板内に拡散する。
４０に隣接する基板の領域に形成する。好ましい実施形
態では、導電材料４０は（たとえばヒ素やリン等の）不
純物を含み、構造を（たとえば８００℃以上に）加熱し
たとき、それがストラップ４０から基板内に拡散する。
【００２５】図７に示すように、絶縁層１１、３２をた
とえばフッ化水素酸を用いてはがす。次いで、犠牲層７
０（たとえば酸化物、窒化物等）を基板の露出表面に形
成（たとえば成長）する。この時点で、周知の方法と不
純物を利用してデバイスにイオン注入できる。
とえばフッ化水素酸を用いてはがす。次いで、犠牲層７
０（たとえば酸化物、窒化物等）を基板の露出表面に形
成（たとえば成長）する。この時点で、周知の方法と不
純物を利用してデバイスにイオン注入できる。
【００２６】（好ましくは酸化物、窒化物、または酸化
窒化物を含む）絶縁体７１を（好ましくは３００オング
ストロームの厚さで）付着させる。次いで、図８に示す
ように、犠牲層７０および絶縁体７１を（ＨＦ、ＨＦ／
グリセロール・エッチング溶液等の）ウェット・エッチ
ングを用いて除去する。ウェット・エッチングで犠牲層
７０が溶解し、それによって絶縁体７１の犠牲層７０よ
り上の部分が除去され、ディボット６０に絶縁体７１の
一部を残して、ストラップ４０を絶縁する。
窒化物を含む）絶縁体７１を（好ましくは３００オング
ストロームの厚さで）付着させる。次いで、図８に示す
ように、犠牲層７０および絶縁体７１を（ＨＦ、ＨＦ／
グリセロール・エッチング溶液等の）ウェット・エッチ
ングを用いて除去する。ウェット・エッチングで犠牲層
７０が溶解し、それによって絶縁体７１の犠牲層７０よ
り上の部分が除去され、ディボット６０に絶縁体７１の
一部を残して、ストラップ４０を絶縁する。
【００２７】やはり図８に示すように、酸化物成長等の
従来の形成技法を用いて、露出した基板１０の表面の上
に酸化物等のゲート絶縁材料８０を形成する。次に、ポ
リシリコン、金属、合金等の導電材料を付着させること
により導電ゲート層８１を形成する。次いで、ゲート導
体８１を（この場合も化学機械研磨等の従来技法を利用
して）平面化し、窒化ケイ素等のパッド絶縁体８２を付
着させ、前述のような周知の従来技法を用いて平面化す
る。
従来の形成技法を用いて、露出した基板１０の表面の上
に酸化物等のゲート絶縁材料８０を形成する。次に、ポ
リシリコン、金属、合金等の導電材料を付着させること
により導電ゲート層８１を形成する。次いで、ゲート導
体８１を（この場合も化学機械研磨等の従来技法を利用
して）平面化し、窒化ケイ素等のパッド絶縁体８２を付
着させ、前述のような周知の従来技法を用いて平面化す
る。
【００２８】図９および図１０に示すように、絶縁領域
９０１を形成することにより回路の活性エリア・デバイ
スを画定する。図１０は、図９に示す構造を線Ａ−Ａで
切断した上面図である。
９０１を形成することにより回路の活性エリア・デバイ
スを画定する。図１０は、図９に示す構造を線Ａ−Ａで
切断した上面図である。
【００２９】より詳細には、構造の上に活性エリア画定
マスクを線９００に沿ってリソグラフィで形成し、構造
をエッチングして活性エリアを形成する。活性エリア開
口部を絶縁材料９０１で充填する。絶縁材料９０１は、
高密度プラズマ酸化物（またはオルトケイ酸テトラエチ
ルすなわちＴＥＯＳ）であることが好ましい。本発明の
もたらす重要な一利点は、第１の絶縁部開口部４１（お
よびその中の絶縁体５０）が活性エリア分離領域の第１
の部分を形成するので、従来の活性エリア・マスクと比
べて、活性エリア・マスク９００が極めて単純になるこ
とである。したがって、図１０の上面図に示すように、
絶縁材料９０１の活性エリアの第２の部分を、構造に沿
って形成された単純なストライプとすることができる。
マスクを線９００に沿ってリソグラフィで形成し、構造
をエッチングして活性エリアを形成する。活性エリア開
口部を絶縁材料９０１で充填する。絶縁材料９０１は、
高密度プラズマ酸化物（またはオルトケイ酸テトラエチ
ルすなわちＴＥＯＳ）であることが好ましい。本発明の
もたらす重要な一利点は、第１の絶縁部開口部４１（お
よびその中の絶縁体５０）が活性エリア分離領域の第１
の部分を形成するので、従来の活性エリア・マスクと比
べて、活性エリア・マスク９００が極めて単純になるこ
とである。したがって、図１０の上面図に示すように、
絶縁材料９０１の活性エリアの第２の部分を、構造に沿
って形成された単純なストライプとすることができる。
【００３０】導電ストラップ４０は、図１０に対する位
置を明確に示すために、図９ではストラップ９０３、９
０４として番号を付け直してある。図１０には、深いト
レンチ記憶デバイス１６、ストラップ９０３をストラッ
プ９０４から分離する分離領域５０を示す。ストラップ
９０４は図９に示す断面には現れない別の深いトレンチ
記憶デバイス９０６に接続されている。加えて、縦形ト
ランジスタの側壁９０５を図９および図１０に示す。図
１０には、深いトレンチ記憶デバイス１６と同様の、追
加の深いトレンチ記憶デバイス９０９、９１２も示す。
図１０には、トランジスタの垂直部分９０５と同様の、
追加のトランジスタの垂直部分９０２，９０７，９１１
も示す。図１０には、ストラップ９０８とストラップ９
１０を分離する別の分離領域９１４も示す。
置を明確に示すために、図９ではストラップ９０３、９
０４として番号を付け直してある。図１０には、深いト
レンチ記憶デバイス１６、ストラップ９０３をストラッ
プ９０４から分離する分離領域５０を示す。ストラップ
９０４は図９に示す断面には現れない別の深いトレンチ
記憶デバイス９０６に接続されている。加えて、縦形ト
ランジスタの側壁９０５を図９および図１０に示す。図
１０には、深いトレンチ記憶デバイス１６と同様の、追
加の深いトレンチ記憶デバイス９０９、９１２も示す。
図１０には、トランジスタの垂直部分９０５と同様の、
追加のトランジスタの垂直部分９０２，９０７，９１１
も示す。図１０には、ストラップ９０８とストラップ９
１０を分離する別の分離領域９１４も示す。
【００３１】本発明の他の利点は、図１０に示すよう
に、ストラップ９０３、９０４、９０８、９１０が深い
トレンチデバイス１６、９０６、９０９、９１２のそれ
ぞれと交差する平面に沿って形成されることである。言
い換えると、本発明のストラップ９０３、９０４、９０
８、９１０は深いトレンチ記憶デバイスから外側に向か
って延びており、深いトレンチ記憶デバイスの垂直壁に
対してある程度垂直である。対照的に、従来のストラッ
プは一般に深いトレンチ記憶デバイスの外周部に沿って
形成され、深いトレンチ記憶デバイスの形状に追従す
る。本発明は、深いトレンチ記憶デバイスの平面と交差
する本発明のストラップを有することによってストラッ
プと深いトレンチ記憶デバイスの間のより信頼性の高い
接続が提供されるので、そのような従来のストラップよ
り優れている。
に、ストラップ９０３、９０４、９０８、９１０が深い
トレンチデバイス１６、９０６、９０９、９１２のそれ
ぞれと交差する平面に沿って形成されることである。言
い換えると、本発明のストラップ９０３、９０４、９０
８、９１０は深いトレンチ記憶デバイスから外側に向か
って延びており、深いトレンチ記憶デバイスの垂直壁に
対してある程度垂直である。対照的に、従来のストラッ
プは一般に深いトレンチ記憶デバイスの外周部に沿って
形成され、深いトレンチ記憶デバイスの形状に追従す
る。本発明は、深いトレンチ記憶デバイスの平面と交差
する本発明のストラップを有することによってストラッ
プと深いトレンチ記憶デバイスの間のより信頼性の高い
接続が提供されるので、そのような従来のストラップよ
り優れている。
【００３２】分離領域９０１の形成後、分離領域９０１
を導体８１より上に延在させるエッチングを利用して、
保護キャップ８２を除去し、それによって盛り上がった
浅いトレンチ分離（raised shallow trench isolatio
n、ＲＳＴＩ）領域を生成する。
を導体８１より上に延在させるエッチングを利用して、
保護キャップ８２を除去し、それによって盛り上がった
浅いトレンチ分離（raised shallow trench isolatio
n、ＲＳＴＩ）領域を生成する。
【００３３】次に、図１１に示すように残りのゲート・
スタック構造を形成する。より具体的には、追加のゲー
ト導体材料１００を以前のゲート導体材料８１の上に付
着させる。第２のゲート材料１００は、以前のゲート導
体８１に使用された材料と同じでも、異なってもよい。
次に、シリサイド層（たとえばケイ化タングステンＷＳ
ｉｘ層）等の導体層を形成して、ゲート導体８１および
１００の抵抗を減少させる。最後に、従来の周知の方法
を用いてキャップ１０２層を形成する。たとえば、キャ
ップ１０２は、厚さ約２０００オングストロームの窒化
ケイ素パッド材料を含むことができる。
スタック構造を形成する。より具体的には、追加のゲー
ト導体材料１００を以前のゲート導体材料８１の上に付
着させる。第２のゲート材料１００は、以前のゲート導
体８１に使用された材料と同じでも、異なってもよい。
次に、シリサイド層（たとえばケイ化タングステンＷＳ
ｉｘ層）等の導体層を形成して、ゲート導体８１および
１００の抵抗を減少させる。最後に、従来の周知の方法
を用いてキャップ１０２層を形成する。たとえば、キャ
ップ１０２は、厚さ約２０００オングストロームの窒化
ケイ素パッド材料を含むことができる。
【００３４】次いで、従来のリソグラフィ技法およびエ
ッチング技法を用いてゲート導体スタックをパターン付
けし、図１１の構造を実現する。次いで、絶縁スペーサ
１０３を前述のエッチング方法により開口部に形成す
る。より具体的には、（窒化ケイ素等の）絶縁材料を付
着させ、等方的にエッチングして全ての水平表面からス
ペーサ材料１０３を除去し、垂直表面上にスペーサ材料
１０３を残す。
ッチング技法を用いてゲート導体スタックをパターン付
けし、図１１の構造を実現する。次いで、絶縁スペーサ
１０３を前述のエッチング方法により開口部に形成す
る。より具体的には、（窒化ケイ素等の）絶縁材料を付
着させ、等方的にエッチングして全ての水平表面からス
ペーサ材料１０３を除去し、垂直表面上にスペーサ材料
１０３を残す。
【００３５】スペーサ１０３形成の前または後に、開口
部１０５に不純物を付着させて拡散領域１０６を形成す
る。回路の具体的用途によっては、開口部１０５に不純
物を注入する前にドープしない開口部をマスキングする
ことが必要になる。次いで、開口部１０４、１０５（お
よび他の選択的開口部）を導電材料で充填して、回路に
必要な種々のコンタクト・ラインを形成する。
部１０５に不純物を付着させて拡散領域１０６を形成す
る。回路の具体的用途によっては、開口部１０５に不純
物を注入する前にドープしない開口部をマスキングする
ことが必要になる。次いで、開口部１０４、１０５（お
よび他の選択的開口部）を導電材料で充填して、回路に
必要な種々のコンタクト・ラインを形成する。
【００３６】図１２は本発明の一実施形態を図示したフ
ローチャートである。より詳細には、ブロック１１００
で記憶デバイス１５を形成する。ブロック１１０１でゲ
ート開口部２０をリソグラフィで形成する。ブロック１
１０２で第１のスペーサ３０を形成し、ブロック１１０
３でストラップ開口部３３を形成する。ブロック１１０
４で第２のスペーサ４０を形成し、ブロック１１０５に
示すように分離開口部４１を形成する。ブロック１１０
６に示すように、分離開口部４１を分離材料５０で充填
する。ブロック１１０７で第１のスペーサ３０と第２の
スペーサ４０の一部を除去して段部３４を形成する。ブ
ロック１１０８で第１の拡散領域６１を形成し、ブロッ
ク１１０９に示すようにゲート絶縁体８０を形成する。
ブロック１１１０でゲート導体１０８および分離トレン
チ１０４を形成し、ブロック１１１１で第２の拡散領域
１０６を形成する。ブロック１１１２でコンタクト１０
５を形成する。
ローチャートである。より詳細には、ブロック１１００
で記憶デバイス１５を形成する。ブロック１１０１でゲ
ート開口部２０をリソグラフィで形成する。ブロック１
１０２で第１のスペーサ３０を形成し、ブロック１１０
３でストラップ開口部３３を形成する。ブロック１１０
４で第２のスペーサ４０を形成し、ブロック１１０５に
示すように分離開口部４１を形成する。ブロック１１０
６に示すように、分離開口部４１を分離材料５０で充填
する。ブロック１１０７で第１のスペーサ３０と第２の
スペーサ４０の一部を除去して段部３４を形成する。ブ
ロック１１０８で第１の拡散領域６１を形成し、ブロッ
ク１１０９に示すようにゲート絶縁体８０を形成する。
ブロック１１１０でゲート導体１０８および分離トレン
チ１０４を形成し、ブロック１１１１で第２の拡散領域
１０６を形成する。ブロック１１１２でコンタクト１０
５を形成する。
【００３７】動作に際しては、ゲート導体１０８に電圧
を印加したとき、拡散領域１０６、１０７間の縦形トラ
ンジスタ部９０５に沿った基板１０（たとえばＰ型基
板）の部分が導通して、開口部１０５内の導体とストラ
ップ９０４との間を電気的に接触させる。ストラップ９
０４は、図１０に示すように記憶デバイス９０６に接続
されている。
を印加したとき、拡散領域１０６、１０７間の縦形トラ
ンジスタ部９０５に沿った基板１０（たとえばＰ型基
板）の部分が導通して、開口部１０５内の導体とストラ
ップ９０４との間を電気的に接触させる。ストラップ９
０４は、図１０に示すように記憶デバイス９０６に接続
されている。
【００３８】上に示したように、本発明は、縦型（また
は部分的に縦型の）トランジスタの形成に必要なリソグ
ラフィ段階の数を減らすことによって多くの利点を実現
できる。より具体的には、単一の開口部２０をリソグラ
フィ工程により形成するだけである。その後のストラッ
プ開口部３３および第１の分離部分開口部４１はスペー
サ技術およびオーバーエッチングを用いて自己整合され
る。
は部分的に縦型の）トランジスタの形成に必要なリソグ
ラフィ段階の数を減らすことによって多くの利点を実現
できる。より具体的には、単一の開口部２０をリソグラ
フィ工程により形成するだけである。その後のストラッ
プ開口部３３および第１の分離部分開口部４１はスペー
サ技術およびオーバーエッチングを用いて自己整合され
る。
【００３９】リソグラフィ処理数を減らすことによっ
て、本発明は、サイズ減少の問題、位置合せの不正確さ
を含めて、リソグラフィ・プロセスに一般に付随する問
題を回避する。さらに、本発明によれば、このように自
己整合式に段部３４を形成することによって、拡散領域
６１、１０６と縦型トランジスタ部９０５の間の間隔が
きわめて正確になる。これによりデバイスを小さく（し
たがってデバイスをより安価より高速に）することが可
能になり、欠陥の数が減り、従来の構造に比べて全体的
に優れた製品をもたらす。
て、本発明は、サイズ減少の問題、位置合せの不正確さ
を含めて、リソグラフィ・プロセスに一般に付随する問
題を回避する。さらに、本発明によれば、このように自
己整合式に段部３４を形成することによって、拡散領域
６１、１０６と縦型トランジスタ部９０５の間の間隔が
きわめて正確になる。これによりデバイスを小さく（し
たがってデバイスをより安価より高速に）することが可
能になり、欠陥の数が減り、従来の構造に比べて全体的
に優れた製品をもたらす。
【００４０】加えて、本発明は、記憶デバイス１６、９
０６、９０９、９１２の平面と交差するストラップ９０
３、９０４、９０８、９１０を形成し、これにより記憶
デバイスとストラップの間のより信頼性の高い接続が可
能になる。
０６、９０９、９１２の平面と交差するストラップ９０
３、９０４、９０８、９１０を形成し、これにより記憶
デバイスとストラップの間のより信頼性の高い接続が可
能になる。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４２】（１）集積回路チップを製造する方法であ
って、少なくとも１つの段部を有する開口部を基板内に
形成する段階と、前記開口部内で前記段部より下に第１
の導体を形成する段階と、前記基板内で前記第１の導体
に隣接して前記段部より下に、第１の拡散領域を形成す
る段階と、前記段部の上にゲート導体を形成する段階
と、前記基板の上に前記ゲート導体に隣接して第２の導
体を形成する段階と、前記基板内で前記第２の導体に隣
接して第２の拡散領域を形成する段階とを含む方法。 （２）前記開口部を形成する前記段階が、前記基板内に
ゲート開口部をリソグラフィで形成する段階と、前記ゲ
ート開口部内に第１のスペーサを形成する段階と、前記
第１のスペーサを利用してストラップ開口部を位置合せ
することにより前記基板内にストラップ開口部を形成す
る段階と、前記ストラップ開口部内に第２のスペーサを
形成する段階と、前記第２のスペーサを利用して分離開
口部を位置合せすることにより前記基板内に分離開口部
を形成する段階とを含む上記（１）に記載の方法。 （３）前記分離開口部を分離材料で充填する段階をさら
に含み、前記基板内に前記分離開口部を形成する前記段
階、および前記分離開口部を分離材料で充填する前記段
階が、活性エリア分離領域の第１の部分を形成する段階
を含み、前記方法がさらに活性エリア・ストライプを形
成して前記活性エリア分離領域の第２の部分を形成する
段階を含む上記（２）に記載の方法。 （４）前記第１のスペーサと前記第２のスペーサの一部
分とを除去して前記開口部内に前記段部を形成する段階
をさらに含み、前記第２のスペーサが前記第１の導体を
含む上記（２）に記載の方法。 （５）前記ゲート開口部が前記ストラップ開口部よりも
広く、前記ストラップ開口部が前記分離開口部よりも広
い上記（２）に記載の方法。 （６）前記ゲート導体の電圧が前記基板内で前記段部に
隣接して導電領域を形成し、前記導電領域が前記第１の
導体と前記第２の導体を電気的に接続する上記（１）に
記載の方法。 （７）前記開口部を深いトレンチ・キャパシタの上に形
成し、前記第１の導体が前記トレンチ・キャパシタの平
面と交差する上記（１）に記載の方法。 （８）前記集積回路デバイスが部分的に縦型のトランジ
スタを含み、前記第１の導体がソース領域を含み、前記
第２の導体がドレイン領域を含む上記（１）に記載の方
法。 （９）集積回路デバイスを製造する方法であって、基板
内に記憶デバイスを形成する段階と、前記基板内で前記
記憶デバイスの上にリソグラフィでゲート開口部を形成
する段階と、前記ゲート開口部内に第１のスペーサを形
成する段階と、前記第１のスペーサを利用してストラッ
プ開口部を位置合せすることにより前記基板内にストラ
ップ開口部を形成する段階と、前記ストラップ開口部内
に第２のスペーサを形成する段階と、前記第２のスペー
サを利用して分離開口部を位置合せすることにより基板
内に分離開口部を形成する段階と、前記分離開口部を分
離材料で充填する段階と、前記第１のスペーサと前記第
２のスペーサの一部分とを除去して前記ゲート開口部内
に段部を形成する段階であって、前記第２のスペーサ
が、前記記憶デバイスに接続された少なくとも１つの導
電ストラップを含む段階と、前記基板内に前記導電スト
ラップに隣接して第１の拡散領域を形成する段階と、前
記基板および前記段部の上にゲート絶縁層を形成する段
階と、前記ゲート絶縁層の一部の上に前記段部より上に
ゲート導体を形成する段階と、前記基板内に前記ゲート
導体に隣接して第２の拡散領域を形成する段階と、前記
拡散領域の上に、前記ゲート導体から分離されたコンタ
クトを形成する段階とを含み、前記ゲート導体の電圧が
前記基板内で前記段部に隣接して導電領域を形成し、前
記導電領域が前記ストラップと前記コンタクトを電気的
に接続する方法。 （１０）前記基板内に前記分離開口部を形成する前記段
階と前記分離開口部を前記材料で充填する前記段階が、
活性エリア分離領域の第１の部分を形成する段階を含
み、前記方法がさらに、活性エリア・ストライプを形成
して前記活性エリア分離領域の第２の部分を形成する上
記（９）に記載の方法。 （１１）前記記憶デバイスを形成する前記段階が、深い
トレンチ・キャパシタを形成する段階を含み、前記スト
ラップが前記深いトレンチ・キャパシタの平面と交差す
る上記（９）に記載の方法。 （１２）前記ゲート開口部が前記ストラップ開口部より
も広く、前記ストラップ開口部が前記分離開口部よりも
広い上記（９）に記載の方法。 （１３）前記集積回路デバイスが部分的に縦型のトラン
ジスタを含み、前記ストラップがソース領域を含み、前
記コンタクトがドレイン領域を含む上記（９）に記載の
方法。 （１４）基板と、少なくとも１つの段部を有する、前記
基板内の開口部と、前記開口部内の、前記段部より下の
第１の導体と、前記基板内の、前記第１の導体に隣接し
た、前記段部より下の第１の領域と、前記段部の上のゲ
ート導体と、前記基板の上の、前記ゲート導体に隣接し
た第２の導体と、前記基板内の前記第２の導体に隣接し
た第２の拡散領域とを含む集積回路チップ。 （１５）前記開口部が、リソグラフィで形成したゲート
開口部と、第１のスペーサを利用して前記ゲート開口部
と位置合せされたストラップ開口部と、第２のスペーサ
を利用して前記ストラップ開口部と位置合せされた分離
開口部とを含む上記（１４）に記載の集積回路チップ。 （１６）さらに、前記分離開口部を充填する分離材料を
含み、前記分離材料が活性エリア分離領域の第１の部分
を含み、集積回路チップがさらに活性エリア分離領域の
第２の部分を形成する活性エリア・ストライプを含む上
記（１５）に記載の集積回路チップ。 （１７）前記第１のスペーサと前記第２のスペーサの一
部とを除去して前記開口部に前記段部を形成し、前記第
２のスペーサが前記第１の導体を含む上記（１５）に記
載の集積回路チップ。 （１８）前記ゲート開口部が前記ストラップ開口部より
も広く、前記ストラップ開口部が前記分離領域よりも広
い上記（１５）に記載の集積回路チップ。 （１９）前記ゲート導体の電圧が前記基板内で前記段部
に隣接して導電領域を形成し、前記導電領域が前記第１
の導体と前記第２の導体を電気的に接続する上記（１
４）に記載の集積回路チップ。 （２０）前記開口部が深いトレンチ・キャパシタの上に
形成され、前記第１の導体が前記深いトレンチ・キャパ
シタの平面と交差する上記（１４）に記載の集積回路チ
ップ。 （２１）前記第１の導体がソース領域を含み、前記第２
の導体がドレイン領域を含み、前記集積回路チップが部
分的に縦形のトランジスタを含む上記（１４）に記載の
集積回路チップ。
って、少なくとも１つの段部を有する開口部を基板内に
形成する段階と、前記開口部内で前記段部より下に第１
の導体を形成する段階と、前記基板内で前記第１の導体
に隣接して前記段部より下に、第１の拡散領域を形成す
る段階と、前記段部の上にゲート導体を形成する段階
と、前記基板の上に前記ゲート導体に隣接して第２の導
体を形成する段階と、前記基板内で前記第２の導体に隣
接して第２の拡散領域を形成する段階とを含む方法。 （２）前記開口部を形成する前記段階が、前記基板内に
ゲート開口部をリソグラフィで形成する段階と、前記ゲ
ート開口部内に第１のスペーサを形成する段階と、前記
第１のスペーサを利用してストラップ開口部を位置合せ
することにより前記基板内にストラップ開口部を形成す
る段階と、前記ストラップ開口部内に第２のスペーサを
形成する段階と、前記第２のスペーサを利用して分離開
口部を位置合せすることにより前記基板内に分離開口部
を形成する段階とを含む上記（１）に記載の方法。 （３）前記分離開口部を分離材料で充填する段階をさら
に含み、前記基板内に前記分離開口部を形成する前記段
階、および前記分離開口部を分離材料で充填する前記段
階が、活性エリア分離領域の第１の部分を形成する段階
を含み、前記方法がさらに活性エリア・ストライプを形
成して前記活性エリア分離領域の第２の部分を形成する
段階を含む上記（２）に記載の方法。 （４）前記第１のスペーサと前記第２のスペーサの一部
分とを除去して前記開口部内に前記段部を形成する段階
をさらに含み、前記第２のスペーサが前記第１の導体を
含む上記（２）に記載の方法。 （５）前記ゲート開口部が前記ストラップ開口部よりも
広く、前記ストラップ開口部が前記分離開口部よりも広
い上記（２）に記載の方法。 （６）前記ゲート導体の電圧が前記基板内で前記段部に
隣接して導電領域を形成し、前記導電領域が前記第１の
導体と前記第２の導体を電気的に接続する上記（１）に
記載の方法。 （７）前記開口部を深いトレンチ・キャパシタの上に形
成し、前記第１の導体が前記トレンチ・キャパシタの平
面と交差する上記（１）に記載の方法。 （８）前記集積回路デバイスが部分的に縦型のトランジ
スタを含み、前記第１の導体がソース領域を含み、前記
第２の導体がドレイン領域を含む上記（１）に記載の方
法。 （９）集積回路デバイスを製造する方法であって、基板
内に記憶デバイスを形成する段階と、前記基板内で前記
記憶デバイスの上にリソグラフィでゲート開口部を形成
する段階と、前記ゲート開口部内に第１のスペーサを形
成する段階と、前記第１のスペーサを利用してストラッ
プ開口部を位置合せすることにより前記基板内にストラ
ップ開口部を形成する段階と、前記ストラップ開口部内
に第２のスペーサを形成する段階と、前記第２のスペー
サを利用して分離開口部を位置合せすることにより基板
内に分離開口部を形成する段階と、前記分離開口部を分
離材料で充填する段階と、前記第１のスペーサと前記第
２のスペーサの一部分とを除去して前記ゲート開口部内
に段部を形成する段階であって、前記第２のスペーサ
が、前記記憶デバイスに接続された少なくとも１つの導
電ストラップを含む段階と、前記基板内に前記導電スト
ラップに隣接して第１の拡散領域を形成する段階と、前
記基板および前記段部の上にゲート絶縁層を形成する段
階と、前記ゲート絶縁層の一部の上に前記段部より上に
ゲート導体を形成する段階と、前記基板内に前記ゲート
導体に隣接して第２の拡散領域を形成する段階と、前記
拡散領域の上に、前記ゲート導体から分離されたコンタ
クトを形成する段階とを含み、前記ゲート導体の電圧が
前記基板内で前記段部に隣接して導電領域を形成し、前
記導電領域が前記ストラップと前記コンタクトを電気的
に接続する方法。 （１０）前記基板内に前記分離開口部を形成する前記段
階と前記分離開口部を前記材料で充填する前記段階が、
活性エリア分離領域の第１の部分を形成する段階を含
み、前記方法がさらに、活性エリア・ストライプを形成
して前記活性エリア分離領域の第２の部分を形成する上
記（９）に記載の方法。 （１１）前記記憶デバイスを形成する前記段階が、深い
トレンチ・キャパシタを形成する段階を含み、前記スト
ラップが前記深いトレンチ・キャパシタの平面と交差す
る上記（９）に記載の方法。 （１２）前記ゲート開口部が前記ストラップ開口部より
も広く、前記ストラップ開口部が前記分離開口部よりも
広い上記（９）に記載の方法。 （１３）前記集積回路デバイスが部分的に縦型のトラン
ジスタを含み、前記ストラップがソース領域を含み、前
記コンタクトがドレイン領域を含む上記（９）に記載の
方法。 （１４）基板と、少なくとも１つの段部を有する、前記
基板内の開口部と、前記開口部内の、前記段部より下の
第１の導体と、前記基板内の、前記第１の導体に隣接し
た、前記段部より下の第１の領域と、前記段部の上のゲ
ート導体と、前記基板の上の、前記ゲート導体に隣接し
た第２の導体と、前記基板内の前記第２の導体に隣接し
た第２の拡散領域とを含む集積回路チップ。 （１５）前記開口部が、リソグラフィで形成したゲート
開口部と、第１のスペーサを利用して前記ゲート開口部
と位置合せされたストラップ開口部と、第２のスペーサ
を利用して前記ストラップ開口部と位置合せされた分離
開口部とを含む上記（１４）に記載の集積回路チップ。 （１６）さらに、前記分離開口部を充填する分離材料を
含み、前記分離材料が活性エリア分離領域の第１の部分
を含み、集積回路チップがさらに活性エリア分離領域の
第２の部分を形成する活性エリア・ストライプを含む上
記（１５）に記載の集積回路チップ。 （１７）前記第１のスペーサと前記第２のスペーサの一
部とを除去して前記開口部に前記段部を形成し、前記第
２のスペーサが前記第１の導体を含む上記（１５）に記
載の集積回路チップ。 （１８）前記ゲート開口部が前記ストラップ開口部より
も広く、前記ストラップ開口部が前記分離領域よりも広
い上記（１５）に記載の集積回路チップ。 （１９）前記ゲート導体の電圧が前記基板内で前記段部
に隣接して導電領域を形成し、前記導電領域が前記第１
の導体と前記第２の導体を電気的に接続する上記（１
４）に記載の集積回路チップ。 （２０）前記開口部が深いトレンチ・キャパシタの上に
形成され、前記第１の導体が前記深いトレンチ・キャパ
シタの平面と交差する上記（１４）に記載の集積回路チ
ップ。 （２１）前記第１の導体がソース領域を含み、前記第２
の導体がドレイン領域を含み、前記集積回路チップが部
分的に縦形のトランジスタを含む上記（１４）に記載の
集積回路チップ。
【図１】本発明による完成途中の縦型トランジスタの概
略図である。
略図である。
【図２】本発明による完成途中の縦型トランジスタの概
略図である。
略図である。
【図３】本発明による完成途中の縦型トランジスタの概
略図である。
略図である。
【図４】本発明による完成途中の縦型トランジスタの概
略図である。
略図である。
【図５】本発明による完成途中の縦型トランジスタの概
略図である。
略図である。
【図６】本発明による完成途中の縦型トランジスタの概
略図である。
略図である。
【図７】本発明による完成途中の縦型トランジスタの概
略図である。
略図である。
【図８】本発明による完成途中の縦型トランジスタの概
略図である。
略図である。
【図９】本発明による完成途中の縦型トランジスタの概
略断面図である。
略断面図である。
【図１０】本発明による完成途中の縦型トランジスタの
概略上面図である。
概略上面図である。
【図１１】本発明による完成途中の縦型トランジスタの
概略図である。
概略図である。
【図１２】本発明の好ましい一実施形態を示すフローチ
ャートである。
ャートである。
１０ 基板
１１ 第一の絶縁体
１２ 第２の絶縁体
１３ トレンチ
１４ 絶縁カラー
１６ 導電材料
１７ 追加絶縁体
２０ ゲート開口部
３０ 絶縁材料
３２ 追加絶縁体
３３ ストラップ開口部
３４ 段部
４０ 導電材料
４１ 第１の分離部分開口部
５０ 第２の分離部分開口部
６１ 第１の拡散領域
７０ 犠牲層
７１ 絶縁層
８０ ゲート絶縁材料
８１ 導電ゲート層
８２ パッド絶縁体
１００ ゲート導電材料
１０２ キャップ
１０３ 絶縁スペーサ
１０４ 開口部
１０５ 開口部
９００ ライン
９０１ 絶縁材料
９０２ 追加のトランジスタの垂直部分
９０３ ストラップ
９０４ ストラップ
９０５ 縦型トランジスタの側壁
９０６ 深いトレンチ記憶デバイス
９０７ 追加のトランジスタの垂直部分
９０８ ストラップ
９０９ 深いトレンチ記憶デバイス
９１０ ストラップ
９１１ 追加のトランジスタの垂直部分
９１２ 深いトレンチ記憶デバイス
１１００ 記憶デバイスを形成する
１１０１ リソグラフィによりゲート開口部を形成する
１１０２ 第１のスペーサを形成する
１１０３ ストラップ開口部をする
１１０４ 第２のスペーサを形成する
１１０５ 分離開口部を形成する
１１０６ 分離開口部を分離材料で充填する
１１０７ 第１のスペーサと第２のスペーサの一部分と
を除去して段部を形成する １１０８ 第１の拡散領域を形成する １１０９ ゲート絶縁体を形成する １１１０ ゲート導体および分離トレンチを形成する １１１１ 第２の拡散領域を形成する １１１２ コンタクトを形成する
を除去して段部を形成する １１０８ 第１の拡散領域を形成する １１０９ ゲート絶縁体を形成する １１１０ ゲート導体および分離トレンチを形成する １１１１ 第２の拡散領域を形成する １１１２ コンタクトを形成する
フロントページの続き
(73)特許権者 399035836
インフィニオン テクノロジーズ ノー
ス アメリカ コーポレイション
Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇ
ｉｅｓ Ｎｏｒｔｈ Ａｍｅｒｉｃａ
Ｃｏｒｐ.
アメリカ合衆国 カリフォルニア サン
ホセ ノース ファースト ストリー
ト 1730
1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒ
ｅｅｔ，Ｓａｎ Ｊｏｓｅ，ＣＡ95112,
Ｕ．Ｓ．Ａ
(72)発明者 ウルリケ・グリューニング
アメリカ合衆国12590 ニューヨーク州
ワッピンガーズ・フォールズ タウン・
ビュー・ドライブ 38
(72)発明者 カール・ジェイ・レイデンス
アメリカ合衆国12540 ニューヨーク州
ラグランジェヴィル カチラー・ドライ
ブ 35
(56)参考文献 特開 昭61−116868（ＪＰ，Ａ)
特開 平１−282859（ＪＰ，Ａ)
特開2000−243934（ＪＰ，Ａ)
特開2000−58778（ＪＰ，Ａ)
米国特許5831301（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (19)
- 【請求項１】集積回路チップを製造する方法であって、 少なくとも１つの段部を有する開口部を基板内の記憶デ
バイスの上に形成する段階と、 前記開口部内で前記段部より下に前記記憶デバイスの側
壁と交差するように前記記憶デバイスから外側に向かっ
て延びた第１の導体を形成する段階と、 前記基板内で前記第１の導体に隣接して前記段部より下
に、第１の拡散領域を形成する段階と、 前記段部の上にゲート導体を形成する段階と、 前記基板の上に前記ゲート導体に隣接して第２の導体を
形成する段階と、 前記基板内で前記第２の導体に隣接して第２の拡散領域
を形成する段階とを含む方法。 - 【請求項２】集積回路チップを製造する方法であって、 少なくとも１つの段部を有する開口部を基板内に形成す
る段階と、 前記開口部内で前記段部より下に第１の導体を形成する
段階と、 前記基板内で前記第１の導体に隣接して前記段部より下
に、第１の拡散領域を形成する段階と、 前記段部の上にゲート導体を形成する段階と、 前記基板の上に前記ゲート導体に隣接して第２の導体を
形成する段階と、 前記基板内で前記第２の導体に隣接して第２の拡散領域
を形成する段階とを含み、 前記開口部を形成する前記段階が、 前記基板内にゲート開口部をリソグラフィで形成する段
階と、 前記ゲート開口部内に第１のスペーサを形成する段階
と、 前記第１のスペーサを利用してストラップ開口部を位置
合せすることにより前記基板内にストラップ開口部を形
成する段階と、 前記ストラップ開口部内に第２のスペーサを形成する段
階と、 前記第２のスペーサを利用して分離開口部を位置合せす
ることにより前記基板内に分離開口部を形成する段階と
を含む方法。 - 【請求項３】前記分離開口部を分離材料で充填する段階
をさらに含み、前記基板内に前記分離開口部を形成する
前記段階、および前記分離開口部を分離材料で充填する
前記段階が、活性エリア分離領域の第１の部分を形成す
る段階を含み、前記方法がさらに活性エリア・ストライ
プを形成して前記活性エリア分離領域の第２の部分を形
成する段階を含む請求項２に記載の方法。 - 【請求項４】前記第１のスペーサと前記第２のスペーサ
の一部分とを除去して前記開口部内に前記段部を形成す
る段階をさらに含み、前記第２のスペーサが前記第１の
導体を含む請求項２に記載の方法。 - 【請求項５】前記ゲート開口部が前記ストラップ開口部
よりも広く、前記ストラップ開口部が前記分離開口部よ
りも広い請求項２に記載の方法。 - 【請求項６】前記ゲート導体の電圧が前記基板内で前記
段部に隣接して導電領域を形成し、前記導電領域が前記
第１の導体と前記第２の導体を電気的に接続する請求項
１に記載の方法。 - 【請求項７】前記集積回路デバイスが部分的に縦型のト
ランジスタを含み、前記第１の導体がソース領域を含
み、前記第２の導体がドレイン領域を含む請求項１に記
載の方法。 - 【請求項８】集積回路デバイスを製造する方法であっ
て、 基板内に記憶デバイスを形成する段階と、 前記基板内で前記記憶デバイスの上にリソグラフィでゲ
ート開口部を形成する段階と、 前記ゲート開口部内に第１のスペーサを形成する段階
と、 前記第１のスペーサを利用してストラップ開口部を位置
合せすることにより前記基板内にストラップ開口部を形
成する段階と、 前記ストラップ開口部内に第２のスペーサを形成する段
階と、 前記第２のスペーサを利用して分離開口部を位置合せす
ることにより基板内に分離開口部を形成する段階と、 前記分離開口部を分離材料で充填する段階と、 前記第１のスペーサと前記第２のスペーサの一部分とを
除去して前記ゲート開口部内に段部を形成する段階であ
って、前記第２のスペーサが、前記記憶デバイスに接続
された少なくとも１つの導電ストラップを含む段階と、 前記基板内に前記導電ストラップに隣接して第１の拡散
領域を形成する段階と、 前記基板および前記段部の上にゲート絶縁層を形成する
段階と、 前記ゲート絶縁層の一部の上に前記段部より上にゲート
導体を形成する段階と、 前記基板内に前記ゲート導体に隣接して第２の拡散領域
を形成する段階と、 前記拡散領域の上に、前記ゲート導体から分離されたコ
ンタクトを形成する段階とを含み、 前記ゲート導体の電圧が前記基板内で前記段部に隣接し
て導電領域を形成し、前記導電領域が前記ストラップと
前記コンタクトを電気的に接続する方法。 - 【請求項９】前記基板内に前記分離開口部を形成する前
記段階と前記分離開口部を前記材料で充填する前記段階
が、活性エリア分離領域の第１の部分を形成する段階を
含み、前記方法がさらに、活性エリア・ストライプを形
成して前記活性エリア分離領域の第２の部分を形成する
請求項８に記載の方法。 - 【請求項１０】前記記憶デバイスを形成する前記段階
が、深いトレンチ・キャパシタを形成する段階を含み、
前記ストラップが前記深いトレンチ・キャパシタの側壁
と交差する請求項８に記載の方法。 - 【請求項１１】前記ゲート開口部が前記ストラップ開口
部よりも広く、前記ストラップ開口部が前記分離開口部
よりも広い請求項８に記載の方法。 - 【請求項１２】前記集積回路デバイスが部分的に縦型の
トランジスタを含み、前記ストラップがソース領域を含
み、前記コンタクトがドレイン領域を含む請求項８に記
載の方法。 - 【請求項１３】基板と、 少なくとも１つの段部を有する、前記基板内の記憶デバ
イス上に設けられた開口部と、 前記開口部内の、前記段部より下の前記記憶デバイスの
側壁と交差するように前記記憶デバイスから外側に向か
って延びた第１の導体と、 前記基板内の、前記第１の導体に隣接した、前記段部よ
り下の第１の拡散領域と、 前記段部の上のゲート導体と、 前記基板の上の、前記ゲート導体に隣接した第２の導体
と、 前記基板内の前記第２の導体に隣接した第２の拡散領域
とを含む集積回路チップ。 - 【請求項１４】前記開口部が、 リソグラフィで形成したゲート開口部と、 第１のスペーサを利用して前記ゲート開口部と位置合せ
されたストラップ開口部と、 第２のスペーサを利用して前記ストラップ開口部と位置
合せされた分離開口部とを含む請求項１３に記載の集積
回路チップ。 - 【請求項１５】さらに、前記分離開口部を充填する分離
材料を含み、前記分離材料が活性エリア分離領域の第１
の部分を含み、集積回路チップがさらに活性エリア分離
領域の第２の部分を形成する活性エリア・ストライプを
含む請求項１４に記載の集積回路チップ。 - 【請求項１６】前記第１のスペーサと前記第２のスペー
サの一部とを除去して前記開口部に前記段部を形成し、
前記第２のスペーサが前記第１の導体を含む請求項１４
に記載の集積回路チップ。 - 【請求項１７】前記ゲート開口部が前記ストラップ開口
部よりも広く、前記ストラップ開口部が前記分離領域よ
りも広い請求項１４に記載の集積回路チップ。 - 【請求項１８】前記ゲート導体の電圧が前記基板内で前
記段部に隣接して導電領域を形成し、前記導電領域が前
記第１の導体と前記第２の導体を電気的に接続する請求
項１３に記載の集積回路チップ。 - 【請求項１９】前記第１の導体がソース領域を含み、前
記第２の導体がドレイン領域を含み、前記集積回路チッ
プが部分的に縦形のトランジスタを含む請求項１３に記
載の集積回路チップ。
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