JPH0528058A - Memory address bus test system - Google Patents
Memory address bus test systemInfo
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- JPH0528058A JPH0528058A JP3181097A JP18109791A JPH0528058A JP H0528058 A JPH0528058 A JP H0528058A JP 3181097 A JP3181097 A JP 3181097A JP 18109791 A JP18109791 A JP 18109791A JP H0528058 A JPH0528058 A JP H0528058A
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- data
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリを接続したアド
レスバスの“０”又は“１”のスタックの有無を試験す
るメモリアドレスバス試験方式に関する。半導体技術の
進歩により大容量の半導体メモリが実現されている。こ
のような大容量のメモリをプリント基板等に搭載してバ
スに接続した構成に於いて、バスを含めた試験を行うも
のであり、信頼性を保ったままで試験時間を短縮するこ
とが要望されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory address bus test system for testing the presence or absence of a "0" or "1" stack on an address bus to which a memory is connected. A large-capacity semiconductor memory has been realized by the progress of semiconductor technology. In a configuration in which such a large-capacity memory is mounted on a printed circuit board or the like and connected to a bus, tests are performed including the bus, and it is desired to shorten the test time while maintaining reliability. ing.
【０００２】[0002]
【従来の技術】大容量のメモリをプリント基板に搭載し
て、アドレスバス，データバス，制御バスからなるバス
に接続した構成に於いて、アドレスバスの本数も多くな
るから、その中の１本でも“０”スタック或いは“１”
スタックの障害状態となると、メモリが正常でも、正し
いデータの読出し及び書込みができないことになる。そ
こで、アドレスバスを含めてメモリの試験が行われてい
る。この試験は、メモリ単体の試験と同様に、ワルツィ
ングパターン，ウォーキングパターン等の試験パターン
による場合が一般的である。2. Description of the Related Art In a structure in which a large-capacity memory is mounted on a printed circuit board and is connected to a bus composed of an address bus, a data bus, and a control bus, the number of address buses also increases. But "0" stack or "1"
When the stack is in a failure state, correct data cannot be read or written even if the memory is normal. Therefore, a memory test including the address bus is being conducted. This test is generally based on a test pattern such as a waltzing pattern or a walking pattern, similar to the test of the memory alone.
【０００３】[0003]
【発明が解決しようとする問題点】従来例のメモリアド
レスバスの試験は、前述のように、メモリ単体の場合と
同様に、メモリの全アドレスについて複数回のデータの
書込みと読出しを繰り返すことになり、現在のメモリの
記憶容量は非常に大きくなっているから、試験時間がそ
れに対応して非常に長くなる欠点があった。本発明は、
試験の信頼性を保持して、その試験時間の短縮を図るこ
とを目的とする。As described above, the test of the conventional memory address bus is to repeat writing and reading of data a plurality of times for all addresses of the memory, as in the case of the memory alone. However, since the storage capacity of the current memory is very large, there is a drawback in that the test time becomes correspondingly long. The present invention is
The purpose is to maintain the reliability of the test and shorten the test time.
【０００４】[0004]
【課題を解決するための手段】本発明のメモリアドレス
バス試験方式は、図１を参照して説明すると、メモリ１
をアドレスバス２とデータバス３とを含むバスを介して
プロセッサ等からなる試験機能部４と接続する。この試
験機能部４は、メモリ１の最小アドレス又は最大アドレ
スと、１ビットのみが“１”又は“０”で、且つ“１”
又は“０”のビットが最下位ビット位置から最上位ビッ
ト位置まで、データ書込毎にシフトさせるメモリ１のア
ドレスとを対として、この最小アドレス又は最大アドレ
スに、オール“０”又はオール“１”のデータを書込
み、次に１ビットのみが“１”又は“０”のアドレス
に、１ビットのみが“１”又は“０”のデータを書込
み、次に最小アドレス又は最大アドレスからデータを読
出し、そのデータがオール“０”又はオール“１”の時
に正常と判定するものである。A memory address bus test system according to the present invention will be described with reference to FIG.
Is connected to a test function unit 4 including a processor or the like via a bus including an address bus 2 and a data bus 3. The test function unit 4 has a minimum address or a maximum address of the memory 1 and only 1 bit is "1" or "0" and "1".
Alternatively, the bit of "0" is paired with the address of the memory 1 which is shifted every time data is written from the least significant bit position to the most significant bit position, and all "0" or all "1" is added to this minimum address or maximum address. "Data", then write only 1-bit to "1" or "0" address, write 1-bit "1" or "0" data, then read data from minimum or maximum address When the data is all "0" or all "1", it is determined to be normal.
【０００５】又１ビットのみが“１”又は“０”のデー
タの“１”又は“０”のビット位置を、１ビットのみが
“１”又は“０”のアドレスの“１”又は“０”のビッ
ト位置をシフトする毎にシフトするものである。In addition, the bit position of "1" or "0" of data in which only 1 bit is "1" or "0" indicates the position of "1" or "0" in the address of which only 1 bit is "1" or "0". Every time the bit position of "" is shifted, it is shifted.
【０００６】[0006]
【作用】プロセッサ等からなる試験機能部４は、アドレ
スバス２を介してメモリ１にアドレスを加え、又データ
バス３を介して書込むデータを加え、又メモリ１から読
出してデータをデータバス３を介して読込むものであ
り、先ず、メモリ１の最小アドレスにオール“０”のデ
ータを書込み、次に最下位ビットのみが“１”のアドレ
スに、最下位ビット等の１ビットのみが“１”のデータ
を書込む。次に最小アドレスからデータを読出す。この
データがオール“０”であれば正常と判定する。そし
て、１ビットのみが“１”のアドレスの“１”のビット
位置を、１ビットのみが“１”のデータを書込む毎にシ
フトし、最下位ビット位置から最上位ビット位置までシ
フトする。The test function unit 4 including a processor or the like applies an address to the memory 1 via the address bus 2, adds data to be written via the data bus 3, and reads data from the memory 1 to read the data. First, the data of all “0” is written to the minimum address of the memory 1, then only the least significant bit is set to “1”, and only one bit such as the least significant bit is set to “1”. Write 1 ”data. Next, the data is read from the minimum address. If this data is all "0", it is determined to be normal. Then, the bit position of "1" of the address in which only 1 bit is "1" is shifted every time the data in which only 1 bit is "1" is written, and is shifted from the least significant bit position to the most significant bit position.
【０００７】１ビットのみが“１”のアドレスをアドレ
スバス２に送出した時、“１”のビット位置に“０”ス
タックが生じていると、メモリ１にはオール“０”の最
小アドレスが加えられることになり、１ビットのみが
“１”のデータはその最小アドレスに書込まれる。従っ
て、最小アドレスから読出したデータは、オール“０”
ではなく、“１”のビットが含まれるから、“０”スタ
ックが存在し、且つアドレスの“１”のビット位置によ
りアドレスバス２の“０”スタック位置を識別すること
ができる。If an "0" stack occurs at the bit position of "1" when an address of which only one bit is "1" is transmitted to the address bus 2, the minimum address of all "0" is stored in the memory 1. As a result, data in which only 1 bit is "1" is written to the minimum address. Therefore, the data read from the minimum address is all "0".
However, since the "1" bit is included, the "0" stack exists, and the "0" stack position of the address bus 2 can be identified by the "1" bit position of the address.
【０００８】又アドレスとデータとを前述の場合と反転
すると、アドレスバス２の“１”スタック試験を行うこ
とができる。即ち、メモリ１の最大アドレスにオール
“１”を書込み、１ビットのみ“０”のアドレスに、１
ビットのみ“０”のデータを書込み、最大アドレスから
データを読出すと、正常の場合はオール“１”となる
が、アドレスの“０”のビット位置に“１”スタックが
生じていると、メモリ１にはオール“１”の最大アドレ
スが加えられ、１ビットのみ“０”のデータが書込まれ
る。従って、最大アドレスから読出したデータには
“０”が含まれ、アドレスの“０”のビット位置によ
り、アドレスバス２の“１”スタック位置を識別するこ
とができる。If the address and the data are reversed from the above case, the "1" stack test of the address bus 2 can be performed. That is, all "1" is written in the maximum address of the memory 1 and 1 is written in the address of "0" only in 1 bit.
When data of only bit "0" is written and data is read from the maximum address, all "1" is obtained in the normal case, but if a "1" stack occurs at the bit position of "0" of the address, The maximum address of all "1" is added to the memory 1, and data of "0" is written in only one bit. Therefore, the data read from the maximum address contains "0", and the "1" stack position of the address bus 2 can be identified by the bit position of "0" of the address.
【０００９】又１ビットのみが“１”又は“０”のアド
レスに、１ビットのみが“１”又は“０”のデータを書
込み、そのデータを書込む毎に、“１”又は“０”のビ
ットをシフトすることにより、データバス３を含めて試
験することができる。Further, data in which only 1 bit is "1" or "0" is written to an address in which only 1 bit is "1" or "0", and "1" or "0" is written each time the data is written. By shifting the bits of, it is possible to test including the data bus 3.
【００１０】[0010]
【実施例】図１は本発明の実施例の説明図であり、プリ
ント基板等にメモリ１が搭載されて、アドレスバス２と
データバス３とを含むバスに接続される。このバスに、
同一プリント基板上に搭載されたプロセッサからなる試
験機能部４が接続され、或いはコネクタを介してプロセ
ッサからなる試験機能部４が接続される。この試験機能
部４は、試験プログラムに従ってアドレスバス２にメモ
リ１のアドレスを送出する。このアドレスは、メモリ１
の最小アドレス又は最大アドレスと、１ビットのみ
“１”又は“０”のアドレスとを対とするもので、後者
のアドレスは、１ビットのみ“１”又は“０”のビット
が、最下位ビット位置から最上位ビット位置までシフト
されるものである。又データバス３にオール“０”又は
“１”のデータと、１ビットのみ“１”又は“０”のデ
ータとを送出する。又メモリ１から読出したデータをデ
ータバス３を介して読込み、そのデータによりアドレス
バス２に“０”又は“１”のスタックが存在するか否か
を判定する。なお、メモリ１の上部の“０・・・０
０”，“０・・・０１”と、“０・・・００”，“０・
・・１０”とは、最小アドレスと、１ビットのみ“１”
のアドレスとの対の一例を示し、書込データは、このア
ドレスの対に対応して、オール“０”と、１ビットのみ
“１”との対のデータ“０・・・００”，“０・・・０
１”と、“０・・・００”，“０・・・１０”の一例を
示す。1 is an explanatory view of an embodiment of the present invention, in which a memory 1 is mounted on a printed circuit board or the like and is connected to a bus including an address bus 2 and a data bus 3. On this bus,
The test function unit 4 including a processor mounted on the same printed circuit board is connected, or the test function unit 4 including a processor is connected via a connector. The test function unit 4 sends the address of the memory 1 to the address bus 2 according to the test program. This address is in memory 1
The minimum address or maximum address of the above is paired with an address having only 1 bit of "1" or "0". In the latter address, the bit of only 1 bit is "1" or "0" is the least significant bit. It is shifted from the position to the most significant bit position. Also, all "0" or "1" data and 1-bit "1" or "0" data are sent to the data bus 3. Further, the data read from the memory 1 is read via the data bus 3, and it is determined whether the stack of "0" or "1" exists in the address bus 2 according to the data. In addition, "0 ... 0" at the top of the memory 1
0 "," 0 ... 01 "and" 0 ... 00 "," 0 ...
.... "10" is the minimum address and only 1 bit is "1"
The following is an example of a pair with the address of the write data, and the write data corresponds to the pair of the address, data “0 ... 00”, “2” of all “0” and one bit only “1”. 0 ... 0
An example of "1", "0 ... 00", and "0 ... 10" is shown.
【００１１】図２は本発明の実施例のフローチャートで
あり、メモリの最小アドレスＡＤ１と、１ビットのみが
“１”のアドレスＡＤ２とを対とし（ａ）、最小アドレ
スＡＤ１にオール“０”のデータを書込み（ｂ）、次に
１ビットのみが“１”のアドレスＡＤ２に、１ビットの
み“１”のデータを書込む（ｃ）。そして、最小アドレ
スＡＤ１からデータを読出す（ｄ）。例えば、アドレス
とデータとをそれぞれ８ビット構成とすると、最小アド
レスＡＤ１は“００００００００”となり、又１ビット
のみが“１”の最初のアドレスＡＤ２の最下位ビットを
“１”とすると“０００００００１”となる。そして、
最小アドレスＡＤ１に書込むデータは、アドレスＡＤ１
と同様にオール“０”とし、又アドレスＡＤ２に書込む
データは、そのアドレスＡＤ２と同様に“００００００
０１”とすることができる。次にアドレスバス２に最小
アドレスＡＤ１“００００００００”を送出し、メモリ
１の最小アドレスＡＤ１からデータを読出す。FIG. 2 is a flow chart of the embodiment of the present invention, in which the minimum address AD1 of the memory is paired with the address AD2 in which only one bit is "1" (a), and the minimum address AD1 is all "0". Data is written (b), and then data of only 1 bit is "1" is written to the address AD2 in which only 1 bit is "1" (c). Then, the data is read from the minimum address AD1 (d). For example, if the address and the data each have 8 bits, the minimum address AD1 is "00000000", and if the least significant bit of the first address AD2 having only 1 bit is "1", it is "00000001". Become. And
The data written to the minimum address AD1 is the address AD1.
Similarly, all "0" is set, and the data written to the address AD2 is "000000" like the address AD2.
01 ". Next, the minimum address AD1" 00000000 "is sent to the address bus 2 and the data is read from the minimum address AD1 of the memory 1.
【００１２】次に、メモリ１の最小アドレスＡＤ１から
読出したデータがオール“０”か否か判定し（ｅ）、オ
ール“０”ならば正常と判定して次のステップ（ｆ）に
移行する。又オール“０”でない場合は、エラー処理
（ｈ）を行うことにより、アドレスの“１”のビット位
置のアドレスバス２に“０”のスタックが存在すること
が判る。即ち、アドレスバス２にアドレス“０００００
００１”を送出しても、最下位ビット位置に“０”スタ
ックが存在すると、メモリ１に加えられるアドレスはオ
ール“０”となる。従って、データ“０００００００
１”は、メモリ１の最小アドレスに書込まれることにな
り、この最小アドレスからデータを読出すと、オール
“０”ではなく、アドレスＡＤ２“０００００００１”
に書込む為の１ビットのみ“１”のデータ“０００００
００１”となる。又エラー処理（ｈ）により試験ステッ
プを終了することもできるが、アドレスバス２の全ビッ
ト位置について試験する場合は、次のステップ（ｆ）に
移行する。Next, it is judged whether the data read from the minimum address AD1 of the memory 1 is all "0" (e), and if all "0", it is judged as normal and the process proceeds to the next step (f). . When all are not "0", it is understood that the stack of "0" exists in the address bus 2 at the bit position of "1" of the address by performing the error processing (h). That is, the address “00000
Even if "001" is sent, if the "0" stack exists at the least significant bit position, the address added to the memory 1 is all "0".
1 "will be written to the minimum address of the memory 1, and when data is read from this minimum address, the address AD2" 00000001 "will be used instead of all" 0 ".
Only 1 bit for writing to "1" data "00000"
The test step can be ended by the error processing (h), but when testing all the bit positions of the address bus 2, the process proceeds to the next step (f).
【００１３】ステップ（ｆ）に於いては、１ビットのみ
“１”のアドレスＡＤ２の“１”のビットを左へシフト
する。このシフトが１回目のシフトであると、アドレス
ＡＤ２は、“００００００１０”となる。次に、“１”
のビットがシフトされたアドレスＡＤ２がオール“０”
であるか否かを判定する（ｇ）。オール“０”の場合は
この試験ステップは終了とし、又オール“０”でない場
合は、ステップ（ｂ）へ戻る。即ち、アドレスＡＤ２の
最下位ビット位置から順に“１”が左にシフトされ、最
上位ビット位置にシフトされた後に、ステップ（ｆ）に
より更に左に１ビットシフトされると、アドレスＡＤ２
はオール“０”となるから、アドレスの全ビットにわた
って“１”のビットをシフトしたことになる。In step (f), the bit "1" of the address AD2 having only "1" is shifted to the left. If this shift is the first shift, the address AD2 becomes "00000010". Next, "1"
Address AD2 with all bits shifted is all "0"
Or not (g). If all "0", this test step is terminated, and if not all "0", return to step (b). That is, "1" is sequentially shifted to the left from the least significant bit position of the address AD2, is shifted to the most significant bit position, and is further shifted to the left by 1 bit in step (f).
Is all "0", which means that the bits of "1" are shifted over all the bits of the address.
【００１４】２回目のステップ（ｂ），（ｃ），
（ｄ），（ｅ）に於いては、最小アドレスＡＤ１にオー
ル“０”のデータを書込み、１ビットのみ“１”のアド
レスＡＤ２の“００００００１０”に、１ビットのみ
“１”のデータを書込み、最小アドレスＡＤ１からデー
タを読出し、オール“０”か否かを判定する。この２回
目のアドレスＡＤ２に書込むデータも、このアドレスＡ
Ｄ２と同様に、“１”のビットを左へ１ビットシフトし
たデータとすることができる。Second step (b), (c),
In (d) and (e), the data of all "0" is written to the minimum address AD1 and the data of 1 "1" is written to the address AD2 "00000010" of which only 1 bit is "1". , Data is read from the minimum address AD1 and it is determined whether or not all are "0". The data written to the address AD2 for the second time is also the address A
Similar to D2, the data of "1" can be shifted to the left by 1 bit.
【００１５】前述のように、最小アドレスＡＤ１と、１
ビットのみ“１”のアドレスＡＤ２とを組として、それ
ぞれのアドレスにデータを書込み、最小アドレスＡＤ１
からデータを読出して、アドレスバス２の“０”のスタ
ック試験を行うもので、アドレスバス２が８ビット幅の
場合、１６回のデータ書込みと、８回のデータ読出しと
を行うことにより、アドレスバス２の全ビットについて
“０”スタック試験を行うことができる。As described above, the minimum address AD1 and 1
The address AD2 of which only the bit is "1" is set as a set, the data is written to each address, and the minimum address AD1
Data is read from the address bus and a stack test of "0" of the address bus 2 is performed. When the address bus 2 has an 8-bit width, 16 times of data writing and 8 times of data reading are performed to obtain an address. A "0" stack test can be performed on all bits of bus 2.
【００１６】又前述のステップ（ａ）〜（ｈ）に於い
て、最小アドレスＡＤ１を最大アドレス、“１”を
“０”、“０”を“１”に変更することにより、アドレ
スバス２の“１”スタック試験を行うことができる。例
えば、最大アドレス“１１１１１１１１”にオール
“１”のデータを書込み、１ビットのみ“０”のアドレ
ス“１１１１１１１０”に、１ビットのみ“０”のデー
タ“１１１１１１１０”を書込み、最大アドレスからデ
ータを読出し、オール“１”ならば正常、“０”のビッ
トが含まれていれば、この場合はアドレスバス２の最下
位ビット位置が“１”スタックであると判定される。In the above steps (a) to (h), the minimum address AD1 is changed to the maximum address, "1" is changed to "0", and "0" is changed to "1". A "1" stack test can be performed. For example, write data of all "1" to the maximum address "11111111", write data "11111110" of only 1 bit to "11111110" of 1 bit only "0", and read data from the maximum address. , If all "1" s are normal, if the bit "0" is included, in this case, the least significant bit position of the address bus 2 is determined to be "1" stack.
【００１７】このような、オール“１”のデータの書込
みと、１ビットのみ“０”のデータの書込みとを行った
後に、最大アドレスからデータを読出すことを、アドレ
スの全ビットにわたって“０”のビットをシフトするま
で繰り返すことにより、アドレスバス２の“１”スタッ
ク試験を行うことができる。従って、アドレスバス２が
８ビット幅の場合に、１６回のデータ書込みと、８回の
データ読出しとを行うことにより、アドレスバス２の全
ビットについて“１”スタック試験を行うことができ
る。又１ビットのみ“０”のデータは、“０”のビット
位置を、アドレスと同様に順次シフトすることができ
る。After writing data of all "1" and writing data of "0" only for one bit, data is read from the maximum address by "0" over all bits of the address. The "1" stack test of the address bus 2 can be performed by repeating the operation until the bit of "" is shifted. Therefore, when the address bus 2 has an 8-bit width, the "1" stack test can be performed for all the bits of the address bus 2 by writing data 16 times and reading data 8 times. In the case of data in which only 1 bit is "0", the bit position of "0" can be sequentially shifted like the address.
【００１８】図３はアドレスの組合せの説明図であり、
前述のように、アドレスを８ビット構成とした場合を示
し、最小アドレスはオール“０”、１ビットのみ“１”
のアドレスは、その“１”を最下位ビット位置から順に
最上位ビット位置までシフトすることにより、アドレス
バス２のビット位置０〜７について、“０”スタック試
験を行うことができる。又最大アドレスはオール
“１”、１ビットのみ“０”のアドレスは、その“０”
を最下位ビット位置から順に最上位ビット位置までシフ
トすることにより、アドレスバス２のビット位置０〜７
について、“１”スタック試験を行うことができる。FIG. 3 is an explanatory diagram of address combinations.
As described above, the case where the address has an 8-bit structure is shown. The minimum address is all "0" and only 1 bit is "1".
By shifting "1" from the least significant bit position to the most significant bit position in order, the "0" stack test can be performed on the bit positions 0 to 7 of the address bus 2. The maximum address is all "1", and the address of only 1 bit is "0".
Are shifted in order from the least significant bit position to the most significant bit position, so that bit positions 0 to 7 of the address bus 2 are
For, a "1" stack test can be performed.
【００１９】前述の実施例は、アドレスバス２とデータ
バス３とがそれぞれ８ビット幅の場合を示すが、本発明
はこれに限定されるものではなく、メモリ１の記憶容量
に対応して１６ビット，２４ビット，３２ビット，６４
ビット等のバス幅のアドレスバス２を用いる場合にも適
用できるものであり、例えば、３２ビット幅の場合に
は、６４回のデータの書込みと、３２回のデータの読出
しとにより、アドレスバス２の“０”スタック試験又は
“１”スタック試験を行うことができ、両方の試験につ
いては、１２８回のデータ書込みと６４回のデータ読出
しとにより済むことになる。Although the above-described embodiment shows the case where the address bus 2 and the data bus 3 each have an 8-bit width, the present invention is not limited to this, and the memory capacity of the memory 1 is 16 bits. Bit, 24 bit, 32 bit, 64
This is also applicable to the case where the address bus 2 having a bus width such as bits is used. For example, in the case of a 32 bit width, the address bus 2 can be written by writing data 64 times and reading data 32 times. The "0" stack test or the "1" stack test can be performed, and 128 tests of data writing and 64 times of data reading will be sufficient for both tests.
【００２０】[0020]
【発明の効果】以上説明したように、本発明は、メモリ
１の最小アドレス又は最大アドレスにオール“０”又は
オール“１”のデータを書込み、次に１ビットのみ
“１”又は“０”のアドレスに、１ビットのみ“１”又
は“０”のデータを書込み、次に最小アドレス又は最大
アドレスからデータを読出し、このデータがオール
“０”又はオール“１”の時に正常と判定し、オール
“０”又はオール“１”でない時は、アドレスの“１”
又は“０”のビット位置に、“０”スタック又は“１”
スタックが生じていることを識別できるもので、メモリ
１の記憶容量が大きく、それに対応してアドレスバス２
のバス幅が広い場合でも、従来例に比較して極めて少な
い回数の書込みと読出しとによりスタック試験を行うこ
とができるから、試験時間を著しく短縮することができ
る利点がある。As described above, according to the present invention, all "0" or all "1" data is written to the minimum address or the maximum address of the memory 1, and then only one bit is "1" or "0". Write only 1 bit of "1" or "0" data to the address of, and then read the data from the minimum address or the maximum address. When this data is all "0" or all "1", it is judged as normal, Address "1" when not all "0" or all "1"
Or, at the bit position of "0", "0" stack or "1"
It is possible to identify the occurrence of a stack, the memory 1 has a large storage capacity, and the address bus 2 correspondingly has a large storage capacity.
Even if the bus width is large, the stack test can be performed by writing and reading a very small number of times as compared with the conventional example, so that there is an advantage that the test time can be significantly shortened.
【図１】本発明の実施例の説明図である。FIG. 1 is an explanatory diagram of an embodiment of the present invention.
【図２】本発明の実施例のフローチャートである。FIG. 2 is a flowchart of an embodiment of the present invention.
【図３】アドレスの組合せの説明図である。FIG. 3 is an explanatory diagram of address combinations.
１ メモリ ２ アドレスバス ３ データバス ４ 試験機能部 1 memory 2 address bus 3 data bus 4 Test function section
Claims (2)
ータバス（３）とを含むバスを介してプロセッサ等から
なる試験機能部（４）と接続し、 該試験機能部（４）は、前記メモリ（１）の最小アドレ
ス（又は最大アドレス）と、１ビットのみが“１”（又
は“０”）で、且つ該“１”（又は“０”）のビットが
最下位ビット位置から最上位ビット位置まで、データ書
込毎にシフトさせる前記メモリ（１）のアドレスとを対
とし、 前記最小アドレス（又は最大アドレス）にオール“０”
（又はオール“１”）のデータを書込み、次に前記１ビ
ットのみが“１”（又は“０”）のアドレスに、１ビッ
トのみが“１”（又は“０”）のデータを書込み、次に
前記最小アドレス（又は最大アドレス）からデータを読
出し、該データがオール“０”（又はオール“１”）の
時に正常と判定することを特徴とするメモリアドレスバ
ス試験方式。1. A memory (1) is connected to a test function unit (4) composed of a processor or the like via a bus including an address bus (2) and a data bus (3), and the test function unit (4) is , The minimum address (or maximum address) of the memory (1) and only 1 bit is "1" (or "0"), and the bit of "1" (or "0") is from the least significant bit position. A pair with the address of the memory (1) that is shifted up to the most significant bit position each time data is written, and all "0" s are added to the minimum address (or the maximum address).
(Or all "1") data, and then write only one bit of "1" (or "0") data to the address of which only one bit is "1" (or "0"), Next, a memory address bus test method characterized in that data is read from the minimum address (or maximum address), and normal is determined when the data is all "0" (or all "1").
“０”）のデータの“１”（又は“０”）のビット位置
を、前記１ビットのみが“１”（又は“０”）のアドレ
スの“１”（又は“０”）のビット位置をシフトする毎
にシフトすることを特徴とする請求項１記載のメモリア
ドレスバス試験方式。2. A bit position of "1" (or "0") of data in which only 1 bit is "1" (or "0"), and only 1 bit is "1" (or "0") 2. The memory address bus test method according to claim 1, wherein the bit position of "1" (or "0") of the address is shifted every time it is shifted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181097A JPH0528058A (en) | 1991-07-22 | 1991-07-22 | Memory address bus test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181097A JPH0528058A (en) | 1991-07-22 | 1991-07-22 | Memory address bus test system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528058A true JPH0528058A (en) | 1993-02-05 |
Family
ID=16094785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181097A Pending JPH0528058A (en) | 1991-07-22 | 1991-07-22 | Memory address bus test system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528058A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850512A (en) * | 1994-12-22 | 1998-12-15 | Samsung Electronics Co., Ltd. | Bus analyzer and method for testing internal data paths thereof |
| JP2009003592A (en) * | 2007-06-20 | 2009-01-08 | Meidensha Corp | Failure detection/recovery system for computer |
| JP2011125374A (en) * | 2009-12-15 | 2011-06-30 | Daito Giken:Kk | Game table |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613256A (en) * | 1984-06-16 | 1986-01-09 | Fujitsu Ltd | Memory test system |
| JPH0342747A (en) * | 1989-07-10 | 1991-02-22 | Nec Corp | Memory test system |
-
1991
- 1991-07-22 JP JP3181097A patent/JPH0528058A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613256A (en) * | 1984-06-16 | 1986-01-09 | Fujitsu Ltd | Memory test system |
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| JP2011125374A (en) * | 2009-12-15 | 2011-06-30 | Daito Giken:Kk | Game table |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |