JPH05275539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05275539A JPH05275539A JP6676492A JP6676492A JPH05275539A JP H05275539 A JPH05275539 A JP H05275539A JP 6676492 A JP6676492 A JP 6676492A JP 6676492 A JP6676492 A JP 6676492A JP H05275539 A JPH05275539 A JP H05275539A
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- Japan
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- resist
- insulating film
- interlayer insulating
- metal wiring
- wiring
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Abstract
(57)【要約】
【目的】 層間絶縁膜の平坦化とコンタクト孔［ｖｉａ
ホ−ル］のエッチングを同時に行い、フォト工程とドラ
イエッチング工程を削減する。 【構成】 層間絶縁膜上のレジストを平坦に形成した
後、ｖｉａホ−ル用の穴をレジストにパタ−ンニングす
る。その後、層間絶縁膜の平坦化と、ｖｉａホ−ルの開
口を同時にドライエッチングを用いて行う。レジストと
層間絶縁膜のドライエッチングの選択比は例えば１：１
にして行う。ドライエッチングの最中にｖｉａホ−ルを
開孔させるためのレジストは、横方向にも後退するため
ｖｉａホ−ルはテ−パを持つことになる。
ホ−ル］のエッチングを同時に行い、フォト工程とドラ
イエッチング工程を削減する。 【構成】 層間絶縁膜上のレジストを平坦に形成した
後、ｖｉａホ−ル用の穴をレジストにパタ−ンニングす
る。その後、層間絶縁膜の平坦化と、ｖｉａホ−ルの開
口を同時にドライエッチングを用いて行う。レジストと
層間絶縁膜のドライエッチングの選択比は例えば１：１
にして行う。ドライエッチングの最中にｖｉａホ−ルを
開孔させるためのレジストは、横方向にも後退するため
ｖｉａホ−ルはテ−パを持つことになる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体製造工程におけ
る、半導体チップの製造方法である。
る、半導体チップの製造方法である。
【０００２】
【従来の技術】超ＬＳＩ製造工程においては、素子の微
細化、高密度化が進んでいる。更に、素子の高密度化が
進むに従い、金属配線長は長くなり、又、配線幅、配線
スペ−スは狭くなる。又、層間絶縁膜の凹凸も大きくな
ってきていることから、層間絶縁膜の平坦化も、非常に
重要である。現在、主に絶縁膜の平坦化工程は、ＳＯＧ
を用いた平坦化プロセス、レジストと層間絶縁膜をエッ
チバックする方法等が主に使用されている。
細化、高密度化が進んでいる。更に、素子の高密度化が
進むに従い、金属配線長は長くなり、又、配線幅、配線
スペ−スは狭くなる。又、層間絶縁膜の凹凸も大きくな
ってきていることから、層間絶縁膜の平坦化も、非常に
重要である。現在、主に絶縁膜の平坦化工程は、ＳＯＧ
を用いた平坦化プロセス、レジストと層間絶縁膜をエッ
チバックする方法等が主に使用されている。
【０００３】図４は、従来使用されてきたエッチバック
法による層間絶縁膜の平坦化法を示した半導体装置の断
面図である。図４において、１はトランジスタなどの能
動素子を形成するシリコン基板である。２は層間絶縁膜
Ａである。通常、ＭＯＳトランジスタなどの素子をシリ
コン基板１上に形成した後、層間絶縁膜Ａを堆積する。
層間絶縁膜Ａは、例えばＢＰＳＧ膜などが使用されてい
る。３は金属配線で例えばＡｌＳｉＣｕ膜などがある。
金属配線３とＭＯＳトランジスタなどの能動素子は通
常、コンタクトホ−ルにより接続されている。４は層間
絶縁膜Ｂであり金属配線３と上層の金属配線との間を絶
縁するためのものである。５はレジストＡであり通常、
金属配線３のパタ−ンの反転パタ−ン（多少シュリンク
されている）である。６はレジストＢでありレジストを
コ−トすることにより、５のレジストＡとレジストＢに
よりレジスト表面は平坦化される。７は、金属配線３と
上層の金属配線間を接続するコンタクト孔［ｖｉａホ−
ル］である。（以下、金属配線間のコンタクト孔をｖｉ
ａホ−ルと記載する。）８はｖｉａホ−ルエッチングの
ためのレジストである。
法による層間絶縁膜の平坦化法を示した半導体装置の断
面図である。図４において、１はトランジスタなどの能
動素子を形成するシリコン基板である。２は層間絶縁膜
Ａである。通常、ＭＯＳトランジスタなどの素子をシリ
コン基板１上に形成した後、層間絶縁膜Ａを堆積する。
層間絶縁膜Ａは、例えばＢＰＳＧ膜などが使用されてい
る。３は金属配線で例えばＡｌＳｉＣｕ膜などがある。
金属配線３とＭＯＳトランジスタなどの能動素子は通
常、コンタクトホ−ルにより接続されている。４は層間
絶縁膜Ｂであり金属配線３と上層の金属配線との間を絶
縁するためのものである。５はレジストＡであり通常、
金属配線３のパタ−ンの反転パタ−ン（多少シュリンク
されている）である。６はレジストＢでありレジストを
コ−トすることにより、５のレジストＡとレジストＢに
よりレジスト表面は平坦化される。７は、金属配線３と
上層の金属配線間を接続するコンタクト孔［ｖｉａホ−
ル］である。（以下、金属配線間のコンタクト孔をｖｉ
ａホ−ルと記載する。）８はｖｉａホ−ルエッチングの
ためのレジストである。
【０００４】図４を用いて、以下従来の工程を説明す
る。（ａ）は絶縁膜２上に金属配線３が形成され、その
上層に層間絶縁膜Ｂ４が堆積されている状態である。
（ｂ）は金属配線３の反転状態のレジストＡ５を形成し
た状態である。（ｃ）はレジスト６をコ−トした状態
で、レジスト表面は金属配線３が存在している領域と存
在していない領域とを比較して平坦な状態になってい
る。（ｄ）はレジスト、層間絶縁膜Ｂをエッチバックし
た状態（レジストと層間絶縁膜のドライエッチングの選
択比は例えば１：１）であり、層間絶縁膜上は平坦にな
っている。（ｅ）はｖｉａホ−ル用のレジストパタ−ン
を形成した状態であり、（ｆ）は層間絶縁膜Ｂ上にｖｉ
ａホ−ルをエッチングにより開孔した状態である。その
後、第２の金属配線をスパッタし金属配線３と第二の金
属配線をｖｉａホ−ルによって接続する。
る。（ａ）は絶縁膜２上に金属配線３が形成され、その
上層に層間絶縁膜Ｂ４が堆積されている状態である。
（ｂ）は金属配線３の反転状態のレジストＡ５を形成し
た状態である。（ｃ）はレジスト６をコ−トした状態
で、レジスト表面は金属配線３が存在している領域と存
在していない領域とを比較して平坦な状態になってい
る。（ｄ）はレジスト、層間絶縁膜Ｂをエッチバックし
た状態（レジストと層間絶縁膜のドライエッチングの選
択比は例えば１：１）であり、層間絶縁膜上は平坦にな
っている。（ｅ）はｖｉａホ−ル用のレジストパタ−ン
を形成した状態であり、（ｆ）は層間絶縁膜Ｂ上にｖｉ
ａホ−ルをエッチングにより開孔した状態である。その
後、第２の金属配線をスパッタし金属配線３と第二の金
属配線をｖｉａホ−ルによって接続する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
製造方法であると、フォト工程が層間絶縁膜の平坦化用
およびｖｉａホ−ル開孔用に２回必要になる。又、ドラ
イエッチングも、エッチバック用およびｖｉａホ−ル開
孔用のエッチングが２回必要となる。したがって、処理
工程数が増加し、コストの面で不利である。又、処理工
程の増加によってダスト発生も増加する。更に、ｖｉａ
ホ−ルエッチングにおいては、エッチング形状が垂直に
なるため、その後の金属膜スパッタにおけるステップカ
バ−レッジが問題となる。すなわち、ｖｉａホ−ル内に
おいて断線などが生じることになる。
製造方法であると、フォト工程が層間絶縁膜の平坦化用
およびｖｉａホ−ル開孔用に２回必要になる。又、ドラ
イエッチングも、エッチバック用およびｖｉａホ−ル開
孔用のエッチングが２回必要となる。したがって、処理
工程数が増加し、コストの面で不利である。又、処理工
程の増加によってダスト発生も増加する。更に、ｖｉａ
ホ−ルエッチングにおいては、エッチング形状が垂直に
なるため、その後の金属膜スパッタにおけるステップカ
バ−レッジが問題となる。すなわち、ｖｉａホ−ル内に
おいて断線などが生じることになる。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、金属配線と他の
金属配線との間に存在する絶縁膜の平坦化工程と、金属
配線間を接続するコンタクト孔を開口する工程とを同時
に行うことを特徴とする半導体装置の製造方法である。
めに本発明の半導体装置の製造方法は、金属配線と他の
金属配線との間に存在する絶縁膜の平坦化工程と、金属
配線間を接続するコンタクト孔を開口する工程とを同時
に行うことを特徴とする半導体装置の製造方法である。
【０００７】
【作用】本発明は、金属配線と他の金属配線との間に存
在する絶縁膜の平坦化工程と、金属配線間を接続するコ
ンタクト孔［ｖｉａホ−ル］を開口する工程を同時に行
うことを特徴とする半導体装置の製造方法であり、平坦
化用に使用するレジストとｖｉａホ−ルのレジストを兼
ねる。又、平坦化とｖｉａホ−ルのドライエッチングを
同時に行う。したがって、フォト工程とドライエッチン
グ工程がそれぞれ１回づつ削減されることになり、時間
的にも作業的にもその効果は非常に大きい。さらに、ｖ
ｉａホ−ルを開孔するためのレジストには多少のテ−パ
がついているので、レジストと層間絶縁膜のドライエッ
チングの選択比が例えば１：１のように近い場合レジス
トが横方向に後退するので、ｖｉａホ−ルの形状はテ−
パになる。従って、ステップカバ−レッジが良くなりｖ
ｉａホ−ル内の断線も防ぐことができる。
在する絶縁膜の平坦化工程と、金属配線間を接続するコ
ンタクト孔［ｖｉａホ−ル］を開口する工程を同時に行
うことを特徴とする半導体装置の製造方法であり、平坦
化用に使用するレジストとｖｉａホ−ルのレジストを兼
ねる。又、平坦化とｖｉａホ−ルのドライエッチングを
同時に行う。したがって、フォト工程とドライエッチン
グ工程がそれぞれ１回づつ削減されることになり、時間
的にも作業的にもその効果は非常に大きい。さらに、ｖ
ｉａホ−ルを開孔するためのレジストには多少のテ−パ
がついているので、レジストと層間絶縁膜のドライエッ
チングの選択比が例えば１：１のように近い場合レジス
トが横方向に後退するので、ｖｉａホ−ルの形状はテ−
パになる。従って、ステップカバ−レッジが良くなりｖ
ｉａホ−ル内の断線も防ぐことができる。
【０００８】
【実施例】以下、本発明の一実施例の半導体装置の製造
方法を図１を用いて説明する。図１において、１はトラ
ンジスタなどの素子を形成するシリコン基板である。２
は層間絶縁膜Ａである。通常、素子をシリコン基板１上
に形成した後、層間絶縁膜Ａを堆積する。層間絶縁膜Ａ
は、例えばＢＰＳＧ膜などである。３は金属配線で例え
ばＡｌＳｉＣｕ膜などがある。金属配線３と素子は通
常、下層に形成されたコンタクト孔により接続されてい
る。４は層間絶縁膜Ｂであり金属配線３と上層の金属配
線との間を絶縁するためのものである。５はレジストＡ
であり通常、金属配線３のパタ−ンの反転パタ−ン（多
少シュリンクされている）である。６はレジストＢであ
りレジストを全面にコ−トすることにより、５のレジス
トＡとレジストＢによりレジスト表面は平坦化される。
７は、ｖｉａホ−ルのレジストパタ−ンであり、層間絶
縁膜Ｂを開口した後、金属配線３と上層の金属配線間を
接続する。
方法を図１を用いて説明する。図１において、１はトラ
ンジスタなどの素子を形成するシリコン基板である。２
は層間絶縁膜Ａである。通常、素子をシリコン基板１上
に形成した後、層間絶縁膜Ａを堆積する。層間絶縁膜Ａ
は、例えばＢＰＳＧ膜などである。３は金属配線で例え
ばＡｌＳｉＣｕ膜などがある。金属配線３と素子は通
常、下層に形成されたコンタクト孔により接続されてい
る。４は層間絶縁膜Ｂであり金属配線３と上層の金属配
線との間を絶縁するためのものである。５はレジストＡ
であり通常、金属配線３のパタ−ンの反転パタ−ン（多
少シュリンクされている）である。６はレジストＢであ
りレジストを全面にコ−トすることにより、５のレジス
トＡとレジストＢによりレジスト表面は平坦化される。
７は、ｖｉａホ−ルのレジストパタ−ンであり、層間絶
縁膜Ｂを開口した後、金属配線３と上層の金属配線間を
接続する。
【０００９】以下、（ａ）〜（ｄ）までの工程を順に説
明する。（ａ）は金属配線３が形成され、その上層に層
間絶縁膜Ｂが堆積されている状態である。（ｂ）は金属
配線３の反転状態のレジストＡ５を形成した状態であ
る。（ｃ）はレジスト６をコ−トした状態で、レジスト
表面は金属配線３が存在している領域と存在していない
領域とを比較して平坦な状態になっている。（ｄ）は、
平坦化用のレジストＢにｖｉａホ−ルを開孔するために
パタ−ンニングを行った状態である。すなわち、（ｄ）
の状態で層間絶縁膜Ｂのエッチバックによる平坦化とｖ
ｉａホ−ルのエッチングを同時に行う前の状態である。
明する。（ａ）は金属配線３が形成され、その上層に層
間絶縁膜Ｂが堆積されている状態である。（ｂ）は金属
配線３の反転状態のレジストＡ５を形成した状態であ
る。（ｃ）はレジスト６をコ−トした状態で、レジスト
表面は金属配線３が存在している領域と存在していない
領域とを比較して平坦な状態になっている。（ｄ）は、
平坦化用のレジストＢにｖｉａホ−ルを開孔するために
パタ−ンニングを行った状態である。すなわち、（ｄ）
の状態で層間絶縁膜Ｂのエッチバックによる平坦化とｖ
ｉａホ−ルのエッチングを同時に行う前の状態である。
【００１０】（ｅ）〜（ｈ）は平坦化とｖｉａホ−ルの
エッチングを時間を追って示している。レジストと層間
絶縁膜Ｂの平坦化とｖｉａホ−ルのエッチングが同時に
行われ、最終的には層間絶縁膜Ｂの平坦化およびｖｉａ
ホ−ルのテ−パエッチングが行われた状態となる。
エッチングを時間を追って示している。レジストと層間
絶縁膜Ｂの平坦化とｖｉａホ−ルのエッチングが同時に
行われ、最終的には層間絶縁膜Ｂの平坦化およびｖｉａ
ホ−ルのテ−パエッチングが行われた状態となる。
【００１１】図２（ａ）〜（ｅ）のエッチングの経時変
化を詳細に示す。図２は、レジストＡ，Ｂと層間絶縁膜
Ｂのドライエッチング選択比が１：１の場合の１例であ
る。図２（ａ）は図１（ｅ）の状態である。（ｂ）の状
態はレジストとｖｉａホ−ルのエッチングが行われてい
る状態で、（ｃ）はｖｉａホ−ル以外の金属配線３上の
層間絶縁膜Ｂが現れた状態である。（ｃ）の状態で丁度
ｖｉａホ−ルが開孔されたことになる。（ｄ）は金属配
線３が存在しない領域上のレジストもエッチングされ消
失した状態である。更にエッチングを行い（ｅ）の状態
となり、平坦化とｖｉａホ−ルのエッチングが終了する
ことになる。最終的には、約４０％のｖｉａホ−ルのオ
−バ−エッチングとなる。更に、ｖｉａホ−ル開口時に
レジストは横方向に後退するため、ｖｉａホ−ルはテ−
パを有していることになる。
化を詳細に示す。図２は、レジストＡ，Ｂと層間絶縁膜
Ｂのドライエッチング選択比が１：１の場合の１例であ
る。図２（ａ）は図１（ｅ）の状態である。（ｂ）の状
態はレジストとｖｉａホ−ルのエッチングが行われてい
る状態で、（ｃ）はｖｉａホ−ル以外の金属配線３上の
層間絶縁膜Ｂが現れた状態である。（ｃ）の状態で丁度
ｖｉａホ−ルが開孔されたことになる。（ｄ）は金属配
線３が存在しない領域上のレジストもエッチングされ消
失した状態である。更にエッチングを行い（ｅ）の状態
となり、平坦化とｖｉａホ−ルのエッチングが終了する
ことになる。最終的には、約４０％のｖｉａホ−ルのオ
−バ−エッチングとなる。更に、ｖｉａホ−ル開口時に
レジストは横方向に後退するため、ｖｉａホ−ルはテ−
パを有していることになる。
【００１２】尚、本実施例において配線は金属配線
（例：ＡｌＳｉＣｕ）としたが、シリサイドやＰｏｌｙ
Ｓｉなどの導体配線でもよい。又、平坦化とｖｉａホ−
ル開口のためのドライエッチングにおいて、使用するレ
ジストの層間絶縁膜に対するドライエッチングの選択比
は本実施例では１を使用したが、０．５〜１．５の範囲
で使用してもよい。
（例：ＡｌＳｉＣｕ）としたが、シリサイドやＰｏｌｙ
Ｓｉなどの導体配線でもよい。又、平坦化とｖｉａホ−
ル開口のためのドライエッチングにおいて、使用するレ
ジストの層間絶縁膜に対するドライエッチングの選択比
は本実施例では１を使用したが、０．５〜１．５の範囲
で使用してもよい。
【００１３】図３は、他の実施例の半導体装置の断面図
である。図３と図２を比較すると、今回の実施例では金
属配線の反転レジストであるレジストＡが無い以外は、
同じプロセスである。すなわち、金属配線の反転レジス
トを形成する工程とマスクも不要となる。
である。図３と図２を比較すると、今回の実施例では金
属配線の反転レジストであるレジストＡが無い以外は、
同じプロセスである。すなわち、金属配線の反転レジス
トを形成する工程とマスクも不要となる。
【００１４】以下、図３を用いて工程を説明する。
（ａ）は金属配線３が形成され、その上層に層間絶縁膜
Ｂが堆積されている状態であり、図１（ａ）と同じ状態
である。（ｂ）はレジスト８をコ−トした状態である。
レジストは回転塗布されるため、段さの低い箇所すなわ
ち金属配線の存在しない箇所に流れる。更に、金属配線
の端はレジストが薄くなる。その後、ｖｉａホ−ル用に
レジストを開孔する。従って、（ｃ）の状態になる。そ
の後、層間絶縁膜Ｂの平坦化とｖｉａホ−ルのエッチン
グを同時に行う。レジストと、層間絶縁膜Ｂの選択比
は、例えば１：１にする。（ｄ）はエッチング中の状態
である。レジストが薄い金属配線上の端の部分から層間
絶縁膜Ｂ４が現れエッチングされる。従って、第１の実
施例のようにほぼ完全な平坦化はできないがある程度の
平坦化は可能となる。最終的に、（ｅ）の状態となり、
層間絶縁膜Ｂの平坦化とｖｉａホ−ルのエッチングを終
了する。
（ａ）は金属配線３が形成され、その上層に層間絶縁膜
Ｂが堆積されている状態であり、図１（ａ）と同じ状態
である。（ｂ）はレジスト８をコ−トした状態である。
レジストは回転塗布されるため、段さの低い箇所すなわ
ち金属配線の存在しない箇所に流れる。更に、金属配線
の端はレジストが薄くなる。その後、ｖｉａホ−ル用に
レジストを開孔する。従って、（ｃ）の状態になる。そ
の後、層間絶縁膜Ｂの平坦化とｖｉａホ−ルのエッチン
グを同時に行う。レジストと、層間絶縁膜Ｂの選択比
は、例えば１：１にする。（ｄ）はエッチング中の状態
である。レジストが薄い金属配線上の端の部分から層間
絶縁膜Ｂ４が現れエッチングされる。従って、第１の実
施例のようにほぼ完全な平坦化はできないがある程度の
平坦化は可能となる。最終的に、（ｅ）の状態となり、
層間絶縁膜Ｂの平坦化とｖｉａホ−ルのエッチングを終
了する。
【００１５】本実施例においても、金属配線（例：Ａｌ
ＳｉＣｕ）としたが、シリサイドやＰｏｌｙＳｉなどの
導体配線でもよい。又、使用するレジストの層間絶縁膜
に対するドライエッチングの選択比も０．５〜１．５の
範囲で使用してもよい。
ＳｉＣｕ）としたが、シリサイドやＰｏｌｙＳｉなどの
導体配線でもよい。又、使用するレジストの層間絶縁膜
に対するドライエッチングの選択比も０．５〜１．５の
範囲で使用してもよい。
【００１６】
【発明の効果】以上のように、導体配線と他の導体配線
との間に存在する絶縁膜の平坦化工程と、金属配線間を
接続する為のコンタクト孔［ｖｉａホ−ル］を開口する
工程を同時に行うことにより、フォト工程の削減、エッ
チング工程の削減が可能となる。更に、ｖｉａホ−ルが
テ−パを持つため、金属配線間の断線の心配も無い。し
たがって、本発明の効果は非常に大きい。
との間に存在する絶縁膜の平坦化工程と、金属配線間を
接続する為のコンタクト孔［ｖｉａホ−ル］を開口する
工程を同時に行うことにより、フォト工程の削減、エッ
チング工程の削減が可能となる。更に、ｖｉａホ−ルが
テ−パを持つため、金属配線間の断線の心配も無い。し
たがって、本発明の効果は非常に大きい。
【図１】本発明の第１の実施例における半導体素子の製
造方法を示す断面図
造方法を示す断面図
【図２】本発明の第１の実施例におけるエッチングの経
時変化を示した断面図
時変化を示した断面図
【図３】本発明の第２の実施例における半導体素子の製
造方法を示す断面図
造方法を示す断面図
【図４】従来の半導体素子の製造方法を示す断面図
１ シリコン基板 ２ 層間絶縁膜Ａ ３ 金属配線（例：ＡｌＳｉＣｕ） ４ 層間絶縁膜Ｂ ５ レジストＡ ６ レジストＢ ７ ｖｉａホ−ル ８ ｖｉａホ−ル用レジスト
Claims (4)
- 【請求項１】導体配線と他の導体配線との間に存在する
絶縁膜の平坦化工程と、導体配線間を接続するコンタク
ト孔を開口する工程を同時に行うことを特徴とする半導
体装置の製造方法。 - 【請求項２】金属配線上に存在する層間絶縁膜上にレジ
ストを形成する工程と、前記レジストにコンタクト孔を
開口する為のパタ−ンを形成する工程と、前記レジスト
を用い金属配線間の層間絶縁膜平坦化とコンタクト孔の
開口を同時に行う工程とを順に含むことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】金属配線を形成する工程と、金属配線上に
絶縁を行う層間絶縁膜を堆積する工程と、金属配線パタ
−ンの反転レジストパタ−ンを形成した後、全面にレジ
ストを均一にコ−トする工程と、前記レジストにコンタ
クト孔を開口する為のパタ−ンを形成する工程と、層間
絶縁膜の平坦化とコンタクト孔の開口を同時に行う工程
とを順に含むことを特徴とする請求項１または２記載の
半導体装置の製造方法。 - 【請求項４】層間絶縁膜平坦化とコンタクト孔開口のた
めのドライエッチングにおいて、使用するレジストの層
間絶縁膜に対するドライエッチングの選択比が０．５〜
１．５の範囲で使用することを特徴とする請求項１、
２、３いずれか１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6676492A JPH05275539A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6676492A JPH05275539A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275539A true JPH05275539A (ja) | 1993-10-22 |
Family
ID=13325277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6676492A Pending JPH05275539A (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110444469A (zh) * | 2019-08-27 | 2019-11-12 | 北京智芯微电子科技有限公司 | 缓解芯片顶层刻蚀时造成下层部位损伤的方法 |
-
1992
- 1992-03-25 JP JP6676492A patent/JPH05275539A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110444469A (zh) * | 2019-08-27 | 2019-11-12 | 北京智芯微电子科技有限公司 | 缓解芯片顶层刻蚀时造成下层部位损伤的方法 |
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