JPH05275528A - 素子分離領域の形成方法 - Google Patents
素子分離領域の形成方法Info
- Publication number
- JPH05275528A JPH05275528A JP6891992A JP6891992A JPH05275528A JP H05275528 A JPH05275528 A JP H05275528A JP 6891992 A JP6891992 A JP 6891992A JP 6891992 A JP6891992 A JP 6891992A JP H05275528 A JPH05275528 A JP H05275528A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- trench
- oxide film
- silicon oxide
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【構成】 シリコン基板１上にシリコン酸化膜２，シリ
コン窒化膜３及びシリコン酸化膜４を順に形成し、素子
分離領域１０となる部分をエッチングにより除去し、ト
レンチ５を形成する。次に、トレンチ５内部にシリコン
酸化膜６及びシリコン窒化膜７を形成し、エッチバック
によりサイドウォールを形成し、チャンネルストッパー
形成のためのイオン注入を行う。その後、全面にアモル
ファスシリコン８を堆積し、アニール処理により、トレ
ンチ５内に単結晶シリコン９を埋め込み、酸化により、
素子分離領域１０を形成する。 【効果】 従来よりウェハー面内でのバラツキが無く、
エッチング時間等が短かい、量産性に富んだトレンチ型
素子分離領域の形成が可能となる。
コン窒化膜３及びシリコン酸化膜４を順に形成し、素子
分離領域１０となる部分をエッチングにより除去し、ト
レンチ５を形成する。次に、トレンチ５内部にシリコン
酸化膜６及びシリコン窒化膜７を形成し、エッチバック
によりサイドウォールを形成し、チャンネルストッパー
形成のためのイオン注入を行う。その後、全面にアモル
ファスシリコン８を堆積し、アニール処理により、トレ
ンチ５内に単結晶シリコン９を埋め込み、酸化により、
素子分離領域１０を形成する。 【効果】 従来よりウェハー面内でのバラツキが無く、
エッチング時間等が短かい、量産性に富んだトレンチ型
素子分離領域の形成が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、素子分離領域の形成方
法に関するものである。
法に関するものである。
【０００２】
【従来の技術】理想的なＩＣ，ＬＳＩの分離領域には、
出来るだけ小さな面積で高い分離耐圧と反転電圧を有す
ることが望まれている。その内で、トレンチ分離法は、
現在最も小面積での分離が実現可能である技術である。
出来るだけ小さな面積で高い分離耐圧と反転電圧を有す
ることが望まれている。その内で、トレンチ分離法は、
現在最も小面積での分離が実現可能である技術である。
【０００３】以下に、従来のトレンチを用いた素子分離
領域の形成工程（トレンチ分離法）について説明する。
図２は、従来のトレンチを用いた素子分離領域の形成工
程を示す。まず、シリコン基板１上にシリコン酸化膜２
及びシリコン窒化膜３を順に堆積した後、素子分離領域
となる領域のシリコン窒化膜３，シリコン酸化膜２及び
シリコン基板１をエッチングし、トレンチ５を形成する
（図２（ａ））。
領域の形成工程（トレンチ分離法）について説明する。
図２は、従来のトレンチを用いた素子分離領域の形成工
程を示す。まず、シリコン基板１上にシリコン酸化膜２
及びシリコン窒化膜３を順に堆積した後、素子分離領域
となる領域のシリコン窒化膜３，シリコン酸化膜２及び
シリコン基板１をエッチングし、トレンチ５を形成する
（図２（ａ））。
【０００４】次に、熱酸化法により、トレンチ５の内面
にシリコン酸化膜６を形成した後、全面にＣＶＤ法によ
り、シリコン窒化膜７を形成し、エッチバックを行いト
レンチ５側面部にサイドウォールを形成するとともに、
トレンチ５底面部のシリコン基板１を露出させ、チャン
ネルストッパー用の不純物をイオン注入する。その後ポ
リシリコン１１を全面に堆積した後、レジスト１２を回
転塗布し、完全に平坦化する（図２（ｂ））。
にシリコン酸化膜６を形成した後、全面にＣＶＤ法によ
り、シリコン窒化膜７を形成し、エッチバックを行いト
レンチ５側面部にサイドウォールを形成するとともに、
トレンチ５底面部のシリコン基板１を露出させ、チャン
ネルストッパー用の不純物をイオン注入する。その後ポ
リシリコン１１を全面に堆積した後、レジスト１２を回
転塗布し、完全に平坦化する（図２（ｂ））。
【０００５】次に、ポリシリコン１１とレジスト１２と
のエッチングレートが１：１となるエッチ条件でエッチ
ングを行い、トレンチ５内にのみポリシリコン１１を残
し（図２（ｃ））、熱酸化を行い、トレンチ５内のポリ
シリコン１１を完全に酸化し、素子分離領域１０を形成
する（図２（ｄ））。
のエッチングレートが１：１となるエッチ条件でエッチ
ングを行い、トレンチ５内にのみポリシリコン１１を残
し（図２（ｃ））、熱酸化を行い、トレンチ５内のポリ
シリコン１１を完全に酸化し、素子分離領域１０を形成
する（図２（ｄ））。
【０００６】
【発明が解決しようとする課題】上記工程を用いた場
合、ポリシリコン１１をトレンチ５内に埋め込み、レジ
スト１２にて平坦化を行っているが、平坦化を行うには
レジスト１２の膜厚はかなり厚くなるので、エッチング
時間は長くなり、また、ポリシリコン１１とレジスト１
２とのエッチング比を１：１にするためには工程が複雑
になり、ウェハー面内でのバラツキが大きくなるため、
量産には不向きである。
合、ポリシリコン１１をトレンチ５内に埋め込み、レジ
スト１２にて平坦化を行っているが、平坦化を行うには
レジスト１２の膜厚はかなり厚くなるので、エッチング
時間は長くなり、また、ポリシリコン１１とレジスト１
２とのエッチング比を１：１にするためには工程が複雑
になり、ウェハー面内でのバラツキが大きくなるため、
量産には不向きである。
【０００７】本発明は、レジストによる平坦化技術を用
いず、選択的にトレンチ内にシリコン酸化膜を埋め込
む、量産に適した素子分離領域の形成方法を提供するこ
とを目的とする。
いず、選択的にトレンチ内にシリコン酸化膜を埋め込
む、量産に適した素子分離領域の形成方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明の素子分離領域の
形成方法は、シリコン基板上に第１シリコン酸化膜，第
１シリコン窒化膜及び第２シリコン酸化膜を順に形成す
る工程と、素子分離領域となる領域の前記第１，第２シ
リコン酸化膜，第１シリコン窒化膜及びシリコン基板を
エッチングし、所定の深さの溝を形成する工程と、前記
溝の底面へ、前記シリコン基板と同一導電型の不純物を
イオン注入する工程と、前記溝部に第３シリコン酸化膜
及び第２シリコン窒化膜によるサイドウォールを形成す
る工程と、前記第２シリコン酸化膜，第２シリコン窒化
膜及びシリコン基板上にアモルファスシリコンを堆積さ
せ、アニール処理により、前記溝内の所定の厚さまで前
記アモルファスシリコンを単結晶化する工程と、前記ア
モルファスシリコンを選択的に除去した後、前記単結晶
化したシリコンを酸化する工程とを有することを特徴と
するものである。
形成方法は、シリコン基板上に第１シリコン酸化膜，第
１シリコン窒化膜及び第２シリコン酸化膜を順に形成す
る工程と、素子分離領域となる領域の前記第１，第２シ
リコン酸化膜，第１シリコン窒化膜及びシリコン基板を
エッチングし、所定の深さの溝を形成する工程と、前記
溝の底面へ、前記シリコン基板と同一導電型の不純物を
イオン注入する工程と、前記溝部に第３シリコン酸化膜
及び第２シリコン窒化膜によるサイドウォールを形成す
る工程と、前記第２シリコン酸化膜，第２シリコン窒化
膜及びシリコン基板上にアモルファスシリコンを堆積さ
せ、アニール処理により、前記溝内の所定の厚さまで前
記アモルファスシリコンを単結晶化する工程と、前記ア
モルファスシリコンを選択的に除去した後、前記単結晶
化したシリコンを酸化する工程とを有することを特徴と
するものである。
【０００９】
【作用】上記発明を用いることにより、アモルファスシ
リコンをトレンチ内に埋め込み、アニールによりトレン
チ内に単結晶シリコンを形成し、熱酸化によりロコス酸
化膜をレジストによる平坦化、アッシングを行わず形成
することができる。
リコンをトレンチ内に埋め込み、アニールによりトレン
チ内に単結晶シリコンを形成し、熱酸化によりロコス酸
化膜をレジストによる平坦化、アッシングを行わず形成
することができる。
【００１０】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
説明する。
【００１１】図１は、本発明の一実施例の製造工程図で
ある。まず、シリコン基板１上に、約１０５０℃で熱酸
化し、膜厚約５００Åのシリコン酸化膜２を形成し、Ｃ
ＶＤ法によりシリコン窒化膜３を膜厚約１２００Å形成
し、連続的にＣＶＤ法により、ノンドープ・シリコン酸
化膜４を膜厚２０００Å形成する。上記ノンドープ・シ
リコン酸化膜４は、アモルファスシリコン８の選択的除
去を行うために形成する。次に、素子分離領域となる領
域のシリコン酸化膜２，４及びシリコン窒化膜３を除去
し、シリコン基板１を約３０００Åエッチングし、トレ
ンチ５を形成する（図１（ａ））。
ある。まず、シリコン基板１上に、約１０５０℃で熱酸
化し、膜厚約５００Åのシリコン酸化膜２を形成し、Ｃ
ＶＤ法によりシリコン窒化膜３を膜厚約１２００Å形成
し、連続的にＣＶＤ法により、ノンドープ・シリコン酸
化膜４を膜厚２０００Å形成する。上記ノンドープ・シ
リコン酸化膜４は、アモルファスシリコン８の選択的除
去を行うために形成する。次に、素子分離領域となる領
域のシリコン酸化膜２，４及びシリコン窒化膜３を除去
し、シリコン基板１を約３０００Åエッチングし、トレ
ンチ５を形成する（図１（ａ））。
【００１２】次に、約１０５０℃の熱酸化により、トレ
ンチ５内側表面に膜厚約５００Åのシリコン酸化膜６を
形成し、次に、全面にＣＶＤ法を用いて、シリコン窒化
膜７を膜厚約１５００Å堆積し、エッチングガスとして
ＣＦ4及びＣＨＦ3をそれぞれ流量約９０ＳＣＣＭ及び約
３０ＳＣＣＭで流し、圧力約１６００ｍＴｏｒｒでエッ
チバックを行い、トレンチ５側面にサイドウォールを形
成すると同時に、トレンチ５底面のシリコン酸化膜６及
びシリコン窒化膜７を除去し、シリコン基板１を露出さ
せる。その後、チャンネルストッパー形成のため、加速
エネルギー約５０ｋｅＶ，ドーズ量約４×１０13ｉｏｎ
ｓ／ｃｍ2の条件で、ボロンのイオン注入を行う。次
に、減圧ＣＶＤ法で、例えば、温度約５００℃，圧力約
１９０ｍＴｏｒｒでジシラン（Ｓｉ2Ｈ6）を水素還元す
ることにより、アモルファスシリコン８を全面に膜厚約
１５００Åに形成する（図１（ｂ））。
ンチ５内側表面に膜厚約５００Åのシリコン酸化膜６を
形成し、次に、全面にＣＶＤ法を用いて、シリコン窒化
膜７を膜厚約１５００Å堆積し、エッチングガスとして
ＣＦ4及びＣＨＦ3をそれぞれ流量約９０ＳＣＣＭ及び約
３０ＳＣＣＭで流し、圧力約１６００ｍＴｏｒｒでエッ
チバックを行い、トレンチ５側面にサイドウォールを形
成すると同時に、トレンチ５底面のシリコン酸化膜６及
びシリコン窒化膜７を除去し、シリコン基板１を露出さ
せる。その後、チャンネルストッパー形成のため、加速
エネルギー約５０ｋｅＶ，ドーズ量約４×１０13ｉｏｎ
ｓ／ｃｍ2の条件で、ボロンのイオン注入を行う。次
に、減圧ＣＶＤ法で、例えば、温度約５００℃，圧力約
１９０ｍＴｏｒｒでジシラン（Ｓｉ2Ｈ6）を水素還元す
ることにより、アモルファスシリコン８を全面に膜厚約
１５００Åに形成する（図１（ｂ））。
【００１３】次に、１０００〜１１００℃で３０〜６０
分間アニール処理をすることにより、シリコン基板１と
接触している部分からトレンチ５内のアモルファスシリ
コン８のみを単結晶化する（図１（ｃ））。
分間アニール処理をすることにより、シリコン基板１と
接触している部分からトレンチ５内のアモルファスシリ
コン８のみを単結晶化する（図１（ｃ））。
【００１４】次に、単結晶化されなかったアモルファス
シリコン８を水酸化カリウム（ＫＯＨ）又はフッ酸（Ｈ
Ｆ）／硝酸（ＨＮＯ3）を用いたウェットエッチングに
より除去し、続いて、フッ酸（ＨＦ）を用いたウェット
エッチングによりシリコン酸化膜４を除去する（図１
（ｄ））。
シリコン８を水酸化カリウム（ＫＯＨ）又はフッ酸（Ｈ
Ｆ）／硝酸（ＨＮＯ3）を用いたウェットエッチングに
より除去し、続いて、フッ酸（ＨＦ）を用いたウェット
エッチングによりシリコン酸化膜４を除去する（図１
（ｄ））。
【００１５】次に約１０５０℃で約１００分間，Ｏ2／
Ｈ2雰囲気中でトレンチ５内の単結晶化シリコン９を酸
化し、素子分離領域となるシリコン酸化膜１０を形成す
る（図１（ｅ））。
Ｈ2雰囲気中でトレンチ５内の単結晶化シリコン９を酸
化し、素子分離領域となるシリコン酸化膜１０を形成す
る（図１（ｅ））。
【００１６】
【発明の効果】以上、詳細に説明した様に、本発明を用
いて、アモルファスシリコンを素子分離領域となるトレ
ンチに埋め込み、アニール処理することにより、選択的
にトレンチ内にシリコン酸化膜を形成することができ
る。このため、レジストによる平坦化技術を用いた場合
の様なウェハー面内でのバラツキも無く、長時間のエッ
チングも要せず、量産性に富んだトレンチ型素子分離領
域の形成が可能になる。
いて、アモルファスシリコンを素子分離領域となるトレ
ンチに埋め込み、アニール処理することにより、選択的
にトレンチ内にシリコン酸化膜を形成することができ
る。このため、レジストによる平坦化技術を用いた場合
の様なウェハー面内でのバラツキも無く、長時間のエッ
チングも要せず、量産性に富んだトレンチ型素子分離領
域の形成が可能になる。
【図１】本発明の一実施例の製造工程図である。
【図２】従来の素子分離領域の形成工程図である。
１ シリコン基板 ２，４，６，１０ シリコン酸化膜 ５ トレンチ ３，７ シリコン窒化膜 ８ アモルファスシリコン ９ 単結晶化シリコン １１ ポリシリコン １２ レジスト
Claims (1)
- 【請求項１】 シリコン基板上に第１シリコン酸化膜，
第１シリコン窒化膜及び第２シリコン酸化膜を順に形成
する工程と、 素子分離領域となる領域の前記第１，第２シリコン酸化
膜，第１シリコン窒化膜及びシリコン基板をエッチング
し、所定の深さの溝を形成する工程と、 前記溝の底面に、前記シリコン基板と同一導電型の不純
物をイオン注入する工程と、 前記溝部に第３シリコン酸化膜及び第２シリコン窒化膜
によるサイドウォールを形成する工程と、 前記第２シリコン酸化膜，第２シリコン窒化膜及びシリ
コン基板上にアモルファスシリコンを堆積させ、アニー
ル処理により、前記溝内の所定の厚さまで前記アモルフ
ァスシリコンを単結晶化する工程と、 前記アモルファスシリコンを選択的に除去した後、前記
単結晶化したシリコンを酸化する工程とを有することを
特徴とする、素子分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6891992A JPH05275528A (ja) | 1992-03-27 | 1992-03-27 | 素子分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6891992A JPH05275528A (ja) | 1992-03-27 | 1992-03-27 | 素子分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275528A true JPH05275528A (ja) | 1993-10-22 |
Family
ID=13387547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6891992A Pending JPH05275528A (ja) | 1992-03-27 | 1992-03-27 | 素子分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275528A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223907B1 (ko) * | 1996-11-06 | 1999-10-15 | 구본준 | 반도체 소자의 격리층 형성 방법 |
| KR100349377B1 (ko) * | 1999-12-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 비정질 실리콘막을 이용한 트렌치 형성방법 |
| KR100442852B1 (ko) * | 1997-09-12 | 2004-09-18 | 삼성전자주식회사 | 트렌치 소자분리 영역 형성방법 |
-
1992
- 1992-03-27 JP JP6891992A patent/JPH05275528A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223907B1 (ko) * | 1996-11-06 | 1999-10-15 | 구본준 | 반도체 소자의 격리층 형성 방법 |
| KR100442852B1 (ko) * | 1997-09-12 | 2004-09-18 | 삼성전자주식회사 | 트렌치 소자분리 영역 형성방법 |
| KR100349377B1 (ko) * | 1999-12-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 비정질 실리콘막을 이용한 트렌치 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4925805A (en) | Method of manufacturing a semiconductor device having an SOI structure using selectable etching | |
| EP0276292B1 (en) | Process for fabricating stacked mos structures | |
| JP2000216386A (ja) | 浅い接合部を有する半導体デバイスの製作 | |
| JPH05275528A (ja) | 素子分離領域の形成方法 | |
| JPH06232247A (ja) | 絶縁層上に隔離された半導体層を製造する方法 | |
| JP3336604B2 (ja) | 半導体装置の製造方法 | |
| JPS6252950B2 (ja) | ||
| JPH023244A (ja) | 半導体装置の製造方法 | |
| JP2003282869A (ja) | 半導体装置の製造方法 | |
| JPH04151852A (ja) | 半導体装置の製造方法 | |
| JPH11330281A (ja) | バイポ―ラ及びｂｉｃｍｏｓデバイスの作製プロセス | |
| JP2854019B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH05304203A (ja) | 半導体装置の製造方法 | |
| KR100382612B1 (ko) | 보이드 웨이퍼 제작 방법 | |
| WO2022179615A1 (zh) | 绝缘体上半导体结构的制造方法 | |
| JPS58213444A (ja) | 半導体装置の製造方法 | |
| JPH0582514A (ja) | 半導体装置の製造方法 | |
| KR19990062507A (ko) | 반도체소자의 격리막 형성방법 | |
| JPH0334332A (ja) | 半導体装置の製造方法 | |
| JP2002118261A (ja) | 半導体装置及びその製造方法 | |
| JPS5928356A (ja) | 半導体装置の製造方法 | |
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| JP2000188325A (ja) | 半導体装置の製造方法 | |
| JPH0529310A (ja) | 半導体装置の製造方法 | |
| JPH04309226A (ja) | 半導体装置の製造方法 |