JP2854019B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JP2854019B2 JP2854019B2 JP1186783A JP18678389A JP2854019B2 JP 2854019 B2 JP2854019 B2 JP 2854019B2 JP 1186783 A JP1186783 A JP 1186783A JP 18678389 A JP18678389 A JP 18678389A JP 2854019 B2 JP2854019 B2 JP 2854019B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は微細化したコンタクト孔を具備するMOS型半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
（ロ）従来の技術 従来のMOS型半導体装置をパワーMOSFETを例に説明す
る。即ち第４図に示す如く、底部に高濃度N+型層（１）
を有するN-型シリコン基体（２）をドレインとして、そ
の表面上に所定の間隔でゲート電極（ポリSiゲート）
（３）が配置され、このゲート電極（３）の下にチャン
ネル部を作るように基体（２）表面にＰ型拡散領域
（４）とN+型ソース領域（５）を形成したもので、ゲー
トへの電圧印加によってゲート下のＰ型拡散領域（４）
（チャンネル部）を通るドレイン電流IDSを制御するよ
うにMOSFETを動作させるものである。
る。即ち第４図に示す如く、底部に高濃度N+型層（１）
を有するN-型シリコン基体（２）をドレインとして、そ
の表面上に所定の間隔でゲート電極（ポリSiゲート）
（３）が配置され、このゲート電極（３）の下にチャン
ネル部を作るように基体（２）表面にＰ型拡散領域
（４）とN+型ソース領域（５）を形成したもので、ゲー
トへの電圧印加によってゲート下のＰ型拡散領域（４）
（チャンネル部）を通るドレイン電流IDSを制御するよ
うにMOSFETを動作させるものである。
ところで、ソース領域（５）の取り出しは絶縁膜
（６）に開口したコンタクトホール（７）を介してオー
ミック接触する電極（８）により行われるのであるが、
装置の微細化を押し進める上で、コンタクト孔（７）の
段差による断線がしばしば大きな問題となる。
（６）に開口したコンタクトホール（７）を介してオー
ミック接触する電極（８）により行われるのであるが、
装置の微細化を押し進める上で、コンタクト孔（７）の
段差による断線がしばしば大きな問題となる。
そこで第５図に示すように、ホトレジスト膜（９）を
マスクとして絶縁膜（６）の半分を等方エッチング、残
り半分を異方性エッチングすることによりテーパ形状の
側壁と接続部分の微細化を両立せんとする技術が例えば
特開昭58−143535号公報に提案されている。
マスクとして絶縁膜（６）の半分を等方エッチング、残
り半分を異方性エッチングすることによりテーパ形状の
側壁と接続部分の微細化を両立せんとする技術が例えば
特開昭58−143535号公報に提案されている。
しかしながら、これとて膜厚が厚い（例えば、１μｍ
以上）と下半分の段差が急峻となり、Al電極（７）の断
線の危惧は免れない。そこで本願発明者は、絶縁に必要
な最小膜厚だけを残し膜厚の大部分を等方エッチングで
開口することを検討したが、エッチング工程は時間的な
制御しかできないので、例えば0.1μｍの如き薄い膜厚
を残して等方エッチングを終了するようなコントロール
は不可能であるという新たな課題が生じた。しかも膜厚
が厚ければ当然膜厚のばらつきも大きくなり、エッチン
グの制御性は更に困難を極める。
以上）と下半分の段差が急峻となり、Al電極（７）の断
線の危惧は免れない。そこで本願発明者は、絶縁に必要
な最小膜厚だけを残し膜厚の大部分を等方エッチングで
開口することを検討したが、エッチング工程は時間的な
制御しかできないので、例えば0.1μｍの如き薄い膜厚
を残して等方エッチングを終了するようなコントロール
は不可能であるという新たな課題が生じた。しかも膜厚
が厚ければ当然膜厚のばらつきも大きくなり、エッチン
グの制御性は更に困難を極める。
（ハ）発明が解決しようとする課題 このように、従来の改良されたコンタクトホールの形
成方法においても、エッチングの制御性に難問を残す欠
点があった。
成方法においても、エッチングの制御性に難問を残す欠
点があった。
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み成されたもので、ゲー
ト絶縁膜（14）上にゲート絶縁膜（14）よりエッチング
レートが大きい材料で層間絶縁膜（18）を形成し、等方
エッチングでゲート絶縁膜（14）が残るように層間絶縁
膜（18）を完全に開口し、続いて異方性エッチングで残
るゲート絶縁膜（14）を開口することにより、微細化し
ステップカバレージに優れ且つエッチング制御の困難性
を解消したコンタクトホール（20）を具備するMOS型半
導体装置の製造方法を提供するものである。
ト絶縁膜（14）上にゲート絶縁膜（14）よりエッチング
レートが大きい材料で層間絶縁膜（18）を形成し、等方
エッチングでゲート絶縁膜（14）が残るように層間絶縁
膜（18）を完全に開口し、続いて異方性エッチングで残
るゲート絶縁膜（14）を開口することにより、微細化し
ステップカバレージに優れ且つエッチング制御の困難性
を解消したコンタクトホール（20）を具備するMOS型半
導体装置の製造方法を提供するものである。
（ホ）作 用 本発明によれば、膜厚の大部分を占める層間絶縁膜
（18）の等方エッチングが進行してゲート絶縁膜（14）
の表面が露出されると、ゲート絶縁膜（14）と層間絶縁
膜（18）とでエッチングレートを大きく異ならしめたの
で、それ以上は膜厚方向へのエッチングの進行を抑制で
きる。従って、多少のオーバーエッチングがあってもコ
ンタクトホール（20）が貫通してしまうことを避けられ
るので、エッチングの制御性は極めて良好となり薄い絶
縁膜を確実に残すことができる。その後、残ったゲート
絶縁膜（14）を異方性エッチングで開口するので、コン
タクトホール（20）の接続部分は微細加工を確実に行う
ことができ、しかもコンタクトホール（20）の側壁の大
部分はテーパ形状に形成できる。
（18）の等方エッチングが進行してゲート絶縁膜（14）
の表面が露出されると、ゲート絶縁膜（14）と層間絶縁
膜（18）とでエッチングレートを大きく異ならしめたの
で、それ以上は膜厚方向へのエッチングの進行を抑制で
きる。従って、多少のオーバーエッチングがあってもコ
ンタクトホール（20）が貫通してしまうことを避けられ
るので、エッチングの制御性は極めて良好となり薄い絶
縁膜を確実に残すことができる。その後、残ったゲート
絶縁膜（14）を異方性エッチングで開口するので、コン
タクトホール（20）の接続部分は微細加工を確実に行う
ことができ、しかもコンタクトホール（20）の側壁の大
部分はテーパ形状に形成できる。
（ヘ）実 施 例 以下に本発明の実施例を図面を参照して詳細に説明す
る。先ず縦型DSA（Diffusion Self Alignment）構造の
パワーMOSFETを例にとり説明する。
る。先ず縦型DSA（Diffusion Self Alignment）構造の
パワーMOSFETを例にとり説明する。
第１図Ａに示すように、裏面に高濃度N+型層（11）を
有するN-型シリコン半導体基板（12）の表面に、浅い部
分と深い部分とを有するＰ型不純物領域（13）を選択的
に形成し、次いで基板（12）表面を露出し1100℃、wetO
2の酸化性雰囲気内で基板（12）表面を熱酸化すること
により膜厚1000Å程度のシリコン酸化膜（SiO2）を形成
し、これをゲート絶縁膜（14）とする。シリコン酸化膜
（SiO2）は熱酸化で形成することにより不純物がノンド
ープのものになる。その後、例えばCVD法等による膜厚
1.0μｍ前後のポリシリコン層の堆積とホトエッチング
により、ゲート絶縁膜（14）表面に選択的にゲート電極
（15）を形成する。
有するN-型シリコン半導体基板（12）の表面に、浅い部
分と深い部分とを有するＰ型不純物領域（13）を選択的
に形成し、次いで基板（12）表面を露出し1100℃、wetO
2の酸化性雰囲気内で基板（12）表面を熱酸化すること
により膜厚1000Å程度のシリコン酸化膜（SiO2）を形成
し、これをゲート絶縁膜（14）とする。シリコン酸化膜
（SiO2）は熱酸化で形成することにより不純物がノンド
ープのものになる。その後、例えばCVD法等による膜厚
1.0μｍ前後のポリシリコン層の堆積とホトエッチング
により、ゲート絶縁膜（14）表面に選択的にゲート電極
（15）を形成する。
次いで第１図Ｂに示すように、ゲート絶縁膜（14）上
にレジストパターン（16）を形成し、ゲート電極（15）
とレジストパターン（16）をマスクパターンとしながら
リン（Ｐ）等のＮ型不純物をイオン注入する。イオン注
入した不純物はゲート絶縁膜（14）を貫通して基板（1
2）表面に導入され、その後の熱処理によってN+型ソー
ス領域（17）を形成する。
にレジストパターン（16）を形成し、ゲート電極（15）
とレジストパターン（16）をマスクパターンとしながら
リン（Ｐ）等のＮ型不純物をイオン注入する。イオン注
入した不純物はゲート絶縁膜（14）を貫通して基板（1
2）表面に導入され、その後の熱処理によってN+型ソー
ス領域（17）を形成する。
次いで第１図Ｃに示すように、シラン（SiH4）とフォ
スフィン（PH3）との化学反応を利用する常圧又は減圧C
VD法により、ゲート電極（15）とゲート絶縁膜（14）の
表面を覆うリンドープのシリコン酸化膜から成る膜厚約
1.0μｍの層間絶縁膜（18）を堆積する。ノンドープの
シリコン酸化膜の弗酸系エッチャントに対するエッチン
グレートは約1000Å/minなので、層間絶縁膜（18）はそ
れより大きくなるように、例えば５倍の5000Å/min以上
のエッチングレートとなるようにフォスフィン（PH3）
の流量をコントロールして不純物のドープ量を制御す
る。
スフィン（PH3）との化学反応を利用する常圧又は減圧C
VD法により、ゲート電極（15）とゲート絶縁膜（14）の
表面を覆うリンドープのシリコン酸化膜から成る膜厚約
1.0μｍの層間絶縁膜（18）を堆積する。ノンドープの
シリコン酸化膜の弗酸系エッチャントに対するエッチン
グレートは約1000Å/minなので、層間絶縁膜（18）はそ
れより大きくなるように、例えば５倍の5000Å/min以上
のエッチングレートとなるようにフォスフィン（PH3）
の流量をコントロールして不純物のドープ量を制御す
る。
その後、ポジ又はネガ型ホトレジストのスピンオン塗
布、ソフトベーク、露光、現像および120℃、20分のハ
ードベークを行うことにより層間絶縁膜（18）の表面に
コンタクト孔に対応したレジストパターン（19）を形成
する。
布、ソフトベーク、露光、現像および120℃、20分のハ
ードベークを行うことにより層間絶縁膜（18）の表面に
コンタクト孔に対応したレジストパターン（19）を形成
する。
次いで第１図Ｄに示すように、レジストパターン（1
9）をエッチングマスクとして層間絶縁膜（18）を酸化
膜エッチャント例えば弗化アンモン（NH4F）と弗酸（H
F）との緩衝液等で選択的にエッチングする。ウェット
であるから層間絶縁膜（18）は等方エッチングされ、ド
ープ量にもよるが側壁はおおむね70〜80℃の傾斜を持つ
テーパ状に形成される。
9）をエッチングマスクとして層間絶縁膜（18）を酸化
膜エッチャント例えば弗化アンモン（NH4F）と弗酸（H
F）との緩衝液等で選択的にエッチングする。ウェット
であるから層間絶縁膜（18）は等方エッチングされ、ド
ープ量にもよるが側壁はおおむね70〜80℃の傾斜を持つ
テーパ状に形成される。
一方、層間絶縁膜（18）が完全に開孔されゲート絶縁
膜（14）の表面が露出すると、ゲート絶縁膜（14）は層
間絶縁膜（18）よりエッチングレートが小さい構成とし
たので、上記酸化膜エッチャントではこれ以上のエッチ
ングの進行が極めて遅くなる。エッチングレートの差
は、上記第１図Ｃの工程で約５倍以上としてある。従っ
て、層間絶縁膜（18）の等方エッチングが多少進行して
も、ゲート絶縁膜（14）が膜厚方向の開口を阻止するよ
うな働きをするので、層間絶縁膜（18）のサイドエッチ
ングが進行するだけで済み、層間絶縁膜（18）の下部に
薄い絶縁膜を確実に残すことができる。具体的には、前
記エッチングレートと膜厚において層間絶縁膜（18）が
貫通してから１分間のオーバーエッチングが許容できる
ものである。
膜（14）の表面が露出すると、ゲート絶縁膜（14）は層
間絶縁膜（18）よりエッチングレートが小さい構成とし
たので、上記酸化膜エッチャントではこれ以上のエッチ
ングの進行が極めて遅くなる。エッチングレートの差
は、上記第１図Ｃの工程で約５倍以上としてある。従っ
て、層間絶縁膜（18）の等方エッチングが多少進行して
も、ゲート絶縁膜（14）が膜厚方向の開口を阻止するよ
うな働きをするので、層間絶縁膜（18）のサイドエッチ
ングが進行するだけで済み、層間絶縁膜（18）の下部に
薄い絶縁膜を確実に残すことができる。具体的には、前
記エッチングレートと膜厚において層間絶縁膜（18）が
貫通してから１分間のオーバーエッチングが許容できる
ものである。
次いで第１図Ｅに示すように、層間絶縁膜（18）表面
を覆うレジストパターン（19）を再びエッチングマスク
として残るゲート絶縁膜（14）を異方性エッチングで開
口し、コンタクトホール（20）を形成する。異方性エッ
チングは、CDE（Chemical Dry Etching）装置やRIE（Re
active Ion Etchig）装置等により行う。
を覆うレジストパターン（19）を再びエッチングマスク
として残るゲート絶縁膜（14）を異方性エッチングで開
口し、コンタクトホール（20）を形成する。異方性エッ
チングは、CDE（Chemical Dry Etching）装置やRIE（Re
active Ion Etchig）装置等により行う。
この後第１図Ｆに示すように硫酸等でレジストパター
ン（19）を除去し、さらに第１図Ｇに示すように蒸着又
はスパッタによるアルミの堆積とパターニングにより、
コンタクトホール（20）を介してＰ型不純物領域（13）
とN+型ソース領域（17）との両方にオーミックコンタク
トする電極（21）を形成する。
ン（19）を除去し、さらに第１図Ｇに示すように蒸着又
はスパッタによるアルミの堆積とパターニングにより、
コンタクトホール（20）を介してＰ型不純物領域（13）
とN+型ソース領域（17）との両方にオーミックコンタク
トする電極（21）を形成する。
斯る本願発明の製造方法によれば、層間絶縁膜（18）
とゲート絶縁膜（14）とでエッチングレートが異なる構
成としたので、ゲート絶縁膜（14）は層間絶縁膜（18）
のエッチング工程においてエッチングがそれ以上膜厚方
向に進行するのを阻止する働きを成す。その為層間絶縁
膜（18）に多少のオーバーエッチングや膜厚のばらつき
があっても、確実に薄い絶縁膜を残しこの工程でコンタ
クトホール（20）が貫通してしまうことを避けられる。
従って、層間絶縁膜（18）のエッチング工程は時間の制
御が極めて容易となる。
とゲート絶縁膜（14）とでエッチングレートが異なる構
成としたので、ゲート絶縁膜（14）は層間絶縁膜（18）
のエッチング工程においてエッチングがそれ以上膜厚方
向に進行するのを阻止する働きを成す。その為層間絶縁
膜（18）に多少のオーバーエッチングや膜厚のばらつき
があっても、確実に薄い絶縁膜を残しこの工程でコンタ
クトホール（20）が貫通してしまうことを避けられる。
従って、層間絶縁膜（18）のエッチング工程は時間の制
御が極めて容易となる。
一方、コンタクトホール（20）の接続部分となるゲー
ト絶縁膜（14）は異方性エッチングで微細加工ができる
ので、素子の集積度を向上できる。また、絶縁膜の膜厚
の大部分をテーパ状に形成されるので、Al配線（21）の
断線等を防止できる。さらに、ゲート絶縁膜（14）を利
用するので新たに工程を追加せずに済み、工程を簡略化
できる。
ト絶縁膜（14）は異方性エッチングで微細加工ができる
ので、素子の集積度を向上できる。また、絶縁膜の膜厚
の大部分をテーパ状に形成されるので、Al配線（21）の
断線等を防止できる。さらに、ゲート絶縁膜（14）を利
用するので新たに工程を追加せずに済み、工程を簡略化
できる。
以上は縦型パワーMOSFETについて説明したが、本発明
は第２図に示す如く、LOCOS（30）で囲まれた活性領域
にゲート電極（15）が形成され、ゲート電極（15）の両
脇の基板（12）表面にソース領域（31）とドレイン領域
（32）とが形成された、MOS型集積回路を構成するよう
な所謂横型のMOS素子についても適用できることは明ら
かである。
は第２図に示す如く、LOCOS（30）で囲まれた活性領域
にゲート電極（15）が形成され、ゲート電極（15）の両
脇の基板（12）表面にソース領域（31）とドレイン領域
（32）とが形成された、MOS型集積回路を構成するよう
な所謂横型のMOS素子についても適用できることは明ら
かである。
次に本発明の第２の実施例は、層間絶縁膜（18）の表
面をガラスプラズマ中に曝すことによりコンタクトホー
ル（20）のテーパ角を適切に制御するものである。
面をガラスプラズマ中に曝すことによりコンタクトホー
ル（20）のテーパ角を適切に制御するものである。
第２の実施例は、先ず第１図Ａから第１図Ｃまでの工
程を経て層間絶縁膜（18）の表面レジストパターン（1
9）を形成し、第２図Ａに示すように露出した層間絶縁
膜（18）の表面をガスプラズマ処理し、第２図Ｂに示す
ように同じく弗酸系の酸化膜エッチャントで層間絶縁膜
（18）を等方エッチングし、そして第１図Ｅ以降の工程
を処すものである。前記ガスプラズマ処理は例えばCDE
（Chemical Dry Etching）装置等により等方モードで0.
4Torr,150WでCF4ガス又はCF4＋O2ガスをプラズマ化し、
該プラズマ雰囲気内で層間絶縁膜（18）の露出部分に約
２分間の表面処理を与えたものである。シリコン酸化膜
（SiO2）に対するCF4プラズマガスはエッチング反応は
殆ど示さないので、層間絶縁膜（18）は除去されない。
あっても数十〜百Åと極く僅かである。ガスプラズマ処
理を受けた層間絶縁膜（18）の露出表面は、プラズマで
解離された活性ラジカルＦ＊と反応し、表面に弗酸リッ
チの状態の層（40）が形成されると考えられる。また、
前記弗酸リッチの状態の層（40）は処理時間によって層
間絶縁膜（18）の露出部分からレジストパターン（19）
との境界部分に沿ってある程度拡大されると考えられ
る。弗酸はシリコンエッチャントであるから、プラズマ
処理後のウェットエッチング工程において先ずフッ酸リ
ッチの状態層（40）が瞬時にして除去される。その結果
層間絶縁膜（18）の表面部分はレジストパターン（19）
の開口面積より拡大された面積が先ず除去され、これが
サイドエッチを助長する。従って、先の実施例のテーパ
角が70〜80゜なのに対し、本実施例のテーパ角（第２図
Ｂ図示θ）は40〜50゜の適切な角度に形成できる。しか
もブラズマ処理を受ける範囲が限定されることから、プ
ラズマ処理の時間に対するテーパ角の変化が緩やかなの
で、テーパ角の制御が容易に且つ正確に行える。また、
プラズマ処理を受けることによりウェットエッチング工
程において初期のェッチングレートが極めて大となり、
その結果膜厚方法のエッチング制御の困難性を増大する
ことになるので、本願発明の有効性が増す。
程を経て層間絶縁膜（18）の表面レジストパターン（1
9）を形成し、第２図Ａに示すように露出した層間絶縁
膜（18）の表面をガスプラズマ処理し、第２図Ｂに示す
ように同じく弗酸系の酸化膜エッチャントで層間絶縁膜
（18）を等方エッチングし、そして第１図Ｅ以降の工程
を処すものである。前記ガスプラズマ処理は例えばCDE
（Chemical Dry Etching）装置等により等方モードで0.
4Torr,150WでCF4ガス又はCF4＋O2ガスをプラズマ化し、
該プラズマ雰囲気内で層間絶縁膜（18）の露出部分に約
２分間の表面処理を与えたものである。シリコン酸化膜
（SiO2）に対するCF4プラズマガスはエッチング反応は
殆ど示さないので、層間絶縁膜（18）は除去されない。
あっても数十〜百Åと極く僅かである。ガスプラズマ処
理を受けた層間絶縁膜（18）の露出表面は、プラズマで
解離された活性ラジカルＦ＊と反応し、表面に弗酸リッ
チの状態の層（40）が形成されると考えられる。また、
前記弗酸リッチの状態の層（40）は処理時間によって層
間絶縁膜（18）の露出部分からレジストパターン（19）
との境界部分に沿ってある程度拡大されると考えられ
る。弗酸はシリコンエッチャントであるから、プラズマ
処理後のウェットエッチング工程において先ずフッ酸リ
ッチの状態層（40）が瞬時にして除去される。その結果
層間絶縁膜（18）の表面部分はレジストパターン（19）
の開口面積より拡大された面積が先ず除去され、これが
サイドエッチを助長する。従って、先の実施例のテーパ
角が70〜80゜なのに対し、本実施例のテーパ角（第２図
Ｂ図示θ）は40〜50゜の適切な角度に形成できる。しか
もブラズマ処理を受ける範囲が限定されることから、プ
ラズマ処理の時間に対するテーパ角の変化が緩やかなの
で、テーパ角の制御が容易に且つ正確に行える。また、
プラズマ処理を受けることによりウェットエッチング工
程において初期のェッチングレートが極めて大となり、
その結果膜厚方法のエッチング制御の困難性を増大する
ことになるので、本願発明の有効性が増す。
（ト）発明の効果 以上に説明した如く、本願発明によれば絶縁膜の膜厚
の大部分をテーパエッチングできるので、エッチング段
差部における配線のステップカバレッジを改善し信頼性
の高い電極配線を有するMOS型半導体装置が得られる利
点を有する。
の大部分をテーパエッチングできるので、エッチング段
差部における配線のステップカバレッジを改善し信頼性
の高い電極配線を有するMOS型半導体装置が得られる利
点を有する。
また、エッチングレートが小さいゲート絶縁膜（14）
を残すことにより、層間絶縁膜（18）のエッチング制御
が極めて容易に行える他、ゲート絶縁膜（14）の微細化
コンタクトが安定して高精度に得られ、よって半導体装
置の微細化、高集積化を押し進められる利点を有する。
を残すことにより、層間絶縁膜（18）のエッチング制御
が極めて容易に行える他、ゲート絶縁膜（14）の微細化
コンタクトが安定して高精度に得られ、よって半導体装
置の微細化、高集積化を押し進められる利点を有する。
そして、ゲート絶縁膜（14）をそのまま利用するの
で、新たに膜形成の為の工程を付加せずに済み、工程を
簡略化できる利点を有する。
で、新たに膜形成の為の工程を付加せずに済み、工程を
簡略化できる利点を有する。
さらに本願第２の実施例によれば、先の実施例より緩
やかなテーパ角が得られ且つ処理時間の制御によってテ
ーパ角の制御が安定して高精度に行える利点を有する。
やかなテーパ角が得られ且つ処理時間の制御によってテ
ーパ角の制御が安定して高精度に行える利点を有する。
そしてさらに、本願発明は層間絶縁膜（18）のエッチ
ング制御が容易に行えるので、エッチングレートが大き
い高ドープ量のPSG又はBPSG膜を使用できる。そして高
ドープ量である程ゲッタリング効果が高い等の効果を期
待できる利点をも有する。
ング制御が容易に行えるので、エッチングレートが大き
い高ドープ量のPSG又はBPSG膜を使用できる。そして高
ドープ量である程ゲッタリング効果が高い等の効果を期
待できる利点をも有する。
第１図Ａ乃至第１図Ｇは本発明を説明する為の断面図、
第２図はMOS集積回路に本発明を適用した実施例を説明
する為の断面図、第３図Ａと第３図Ｂは本発明の第２の
実施例を説明する為の断面図、第４図と第５図は従来例
を説明する為の断面図である。
第２図はMOS集積回路に本発明を適用した実施例を説明
する為の断面図、第３図Ａと第３図Ｂは本発明の第２の
実施例を説明する為の断面図、第４図と第５図は従来例
を説明する為の断面図である。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/302 Ｍ
Claims (9)
- 【請求項１】半導体基板表面にゲート絶縁膜を形成する
工程、 前記ゲート絶縁膜上にゲート電極を形成する工程、 少なくとも前記ゲート電極をマスクの一部として用いな
がら、前記ゲート絶縁膜を通して不純物をイオン注入す
ることにより前記半導体基板の表面に不純物拡散領域を
形成する工程、 前記ゲート絶縁膜に比べてエッチングレートが大きい材
料から成る層間絶縁膜を前記ゲート絶縁膜を覆うように
形成する工程、 前記層間絶縁膜上にコンタクト孔形成用のレジストパタ
ーンを形成する工程、 前記レジストパターンをマスクとして前記層間絶縁膜を
等方エッチングし、前記ゲート絶縁膜の表面を露出する
工程、 前記レジストパターンを再びマスクとして前記ゲート絶
縁膜を異方エッチングし、コンタクト孔を貫通させる工
程、 前記レジストパターンを除去し、前記コンタクトホール
の開孔により露出した前記不純物拡散領域の表面にコン
タクトする電極を形成する工程とを具備することを特徴
とするMOS型半導体装置の製造方法。 - 【請求項２】前記ゲート絶縁膜が前記半導体基板表面の
熱酸化によるシリコン酸化膜、前記層間絶縁膜がCVD法
による不純物ドープのシリコン酸化膜であることを特徴
とする請求項第１項記載のMOS型半導体装置の製造方
法。 - 【請求項３】前記層間絶縁膜の膜厚が前記ゲート絶縁膜
の膜厚より大であることを特徴とする請求項第１項記載
のMOS型半導体装置の製造方法。 - 【請求項４】前記半導体装置はMOS型集積回路を構成す
る横型MOS素子であり前記不純物のイオン注入により前
記ゲート電極の脇に形成した不純物拡散領域は一方がソ
ース領域、他方がドレイン領域であることを特徴とする
請求項第１項記載のMOS型半導体装置の製造方法。 - 【請求項５】前記半導体装置はパワーMOSFET装置を構成
する縦型MOS素子であり前記不純物のイオン注入により
前記ゲート電極の脇に形成した不純物拡散領域はソース
領域であることを特徴とする請求項第１項記載のMOS型
半導体装置の製造方法。 - 【請求項６】半導体基板表面にゲート絶縁膜を形成する
工程、 前記ゲート絶縁膜上にゲート電極を形成する工程、 少なくとも前記ゲート電極をマスクの一部として用いな
がら、前記ゲート絶縁膜を通して不純物をイオン注入す
ることにより前記半導体基板の表面に不純物拡散領域を
形成する工程、 前記ゲート絶縁膜に比べてエッチングレートが大きい材
料から成る層間絶縁膜を前記ゲート絶縁膜を覆うように
形成する工程、 前記層間絶縁膜上にコンタクト孔形成用のレジストパタ
ーンを形成する工程、 前記レジストパターンで覆われない前記層間絶縁膜の表
面をプラズマ雰囲気中で表面処理を行う工程、 前記レジストパターンをマスクとして前記層間絶縁膜を
等方エッチングし、前記ゲート絶縁膜の表面を露出する
工程、 前記レジストパターンを再びマスクとして前記ゲート絶
縁膜を異方エッチングし、コンタクト孔を貫通させる工
程、 前記レジストパターンを除去し、前記コンタクトホール
の開孔により露出した前記不純物拡散領域の表面にコン
タクトする電極を形成する工程とを具備することを特徴
とするMOS型半導体装置の製造方法。 - 【請求項７】前記ゲート絶縁膜が前記半導体基板表面の
熱酸化によるシリコン酸化膜、前記層間絶縁膜がCVD法
による不純物ドープのシリコン酸化膜であり、且つ前記
プラズマ雰囲気はCF4ガス又はCF4＋O2ガスを使用したも
のであることを特徴とする請求項第６項記載のMOS型半
導体装置の製造方法。 - 【請求項８】前記層間絶縁膜の膜厚が前記ゲート絶縁膜
の膜厚より大であることを特徴とする請求項第６項記載
のMOS型半導体装置の製造方法。 - 【請求項９】前記半導体装置はパワーMOSFET装置を構成
する縦型MOS素子であり前記不純物のイオン注入により
前記ゲート電極の脇に形成した不純物拡散領域はソース
領域であることを特徴とする請求項第６項記載のMOS型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186783A JP2854019B2 (ja) | 1989-07-19 | 1989-07-19 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186783A JP2854019B2 (ja) | 1989-07-19 | 1989-07-19 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350836A JPH0350836A (ja) | 1991-03-05 |
| JP2854019B2 true JP2854019B2 (ja) | 1999-02-03 |
Family
ID=16194519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186783A Expired - Fee Related JP2854019B2 (ja) | 1989-07-19 | 1989-07-19 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854019B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP6190083B2 (ja) * | 2017-03-06 | 2017-08-30 | 富士電機株式会社 | 縦型トレンチｉｇｂｔおよびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927528A (ja) * | 1982-08-04 | 1984-02-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63111168A (ja) * | 1986-10-29 | 1988-05-16 | Hitachi Ltd | 磁気デイスク基板 |
-
1989
- 1989-07-19 JP JP1186783A patent/JP2854019B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350836A (ja) | 1991-03-05 |
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