JPH05275328A - 半導体基板の形成方法 - Google Patents
半導体基板の形成方法Info
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- JPH05275328A JPH05275328A JP10218792A JP10218792A JPH05275328A JP H05275328 A JPH05275328 A JP H05275328A JP 10218792 A JP10218792 A JP 10218792A JP 10218792 A JP10218792 A JP 10218792A JP H05275328 A JPH05275328 A JP H05275328A
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- substrate
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Abstract
(57)【要約】
【目的】 転位密度が低減され、さらに動作層の機械的
強度が強化される半導体基板の形成方法を提供する。 【構成】 成長基板１には（１００）から（０１１）方
向にオフした、２cm平方, 厚さ 100μｍのＳｉ基板を使
用する。この成長基板１の表面に中間層２のIn0.5 Ga
0.5 As１μｍを成長させる。このIn0.5 Ga0.5 Asは動作
層３のＧａＡｓよりも低い剛性率を有している。この表
面に動作層３のＧａＡｓ２μｍを成長させる。次に成長
基板１側の50μｍ平方のエッチング窓５，５…を、フォ
トレジストを用いて 200μｍの間隔をもって64箇所形成
し、フッ酸／硝酸混合液により成長用基板１を 100μｍ
エッチングし、開口部51，51…を形成する。エッチング
窓５，５…はその面積が、動作層３の素子形成領域４の
面積よりも狭く、又は同面積に形成されている。このよ
うに形成された半導体基板をＡｓＨ3 雰囲気で 600℃〜
900 ℃, 15min の熱処理を行った。
強度が強化される半導体基板の形成方法を提供する。 【構成】 成長基板１には（１００）から（０１１）方
向にオフした、２cm平方, 厚さ 100μｍのＳｉ基板を使
用する。この成長基板１の表面に中間層２のIn0.5 Ga
0.5 As１μｍを成長させる。このIn0.5 Ga0.5 Asは動作
層３のＧａＡｓよりも低い剛性率を有している。この表
面に動作層３のＧａＡｓ２μｍを成長させる。次に成長
基板１側の50μｍ平方のエッチング窓５，５…を、フォ
トレジストを用いて 200μｍの間隔をもって64箇所形成
し、フッ酸／硝酸混合液により成長用基板１を 100μｍ
エッチングし、開口部51，51…を形成する。エッチング
窓５，５…はその面積が、動作層３の素子形成領域４の
面積よりも狭く、又は同面積に形成されている。このよ
うに形成された半導体基板をＡｓＨ3 雰囲気で 600℃〜
900 ℃, 15min の熱処理を行った。
Description
【０００１】
【産業上の利用分野】本発明は、光又は高速電子デバイ
ス用となる、ヘテロエピタキシャル成長の半導体基板を
形成する方法に関する。
ス用となる、ヘテロエピタキシャル成長の半導体基板を
形成する方法に関する。
【０００２】
【従来の技術】半導体基板の作製技術として、単結晶基
板上に異種の半導体層を形成させるヘテロエピタキシャ
ル成長技術が注目されている。ところがこのヘテロエピ
タキシャル成長においては、異種の半導体層の格子定数
差に起因して、結晶の格子欠陥である転位が多大に発生
し、その結晶性を低下させている。
板上に異種の半導体層を形成させるヘテロエピタキシャ
ル成長技術が注目されている。ところがこのヘテロエピ
タキシャル成長においては、異種の半導体層の格子定数
差に起因して、結晶の格子欠陥である転位が多大に発生
し、その結晶性を低下させている。
【０００３】このような転位を低減させる方法に、成長
中又は成長後に熱処理を行う方法があるが、単結晶基板
と、この表面に堆積したエピタキシャル薄膜との界面に
転位網が存在し、これが新たな転位発生源として振る舞
う場合があり、エピタキシャル薄膜の転位密度は充分に
は低減されない。
中又は成長後に熱処理を行う方法があるが、単結晶基板
と、この表面に堆積したエピタキシャル薄膜との界面に
転位網が存在し、これが新たな転位発生源として振る舞
う場合があり、エピタキシャル薄膜の転位密度は充分に
は低減されない。
【０００４】このような問題を解決するために、成長用
基板とエピタキシャル薄膜層とを分離させ、その界面を
削減又は消失させて、新たな転位の発生を抑制する方法
が考えられている（Japanese Journal of Applied Phys
ics,Vol.29,No.10,October,1990,pp.2077-2081）。図７
は、この方法により形成された半導体基板の構造を示す
模式的斜視図である。図７(a) 及び図７(b) は夫々成長
用基板１上部又は動作層３下部をエッチングして、成長
用基板とエピタキシャル薄膜層とを部分的に分離させ
た、アンダーカット構造を成している。このような構造
では成長用基板１と動作層３との接触面積が狭くなって
いる。このことから、成長用基板１と動作層３との格子
定数及び熱膨張係数の差により動作層３成長時に生じた
応力が、熱処理を行うことにより緩和する。その結果転
位密度が減少して、この半導体基板の結晶性が向上す
る。
基板とエピタキシャル薄膜層とを分離させ、その界面を
削減又は消失させて、新たな転位の発生を抑制する方法
が考えられている（Japanese Journal of Applied Phys
ics,Vol.29,No.10,October,1990,pp.2077-2081）。図７
は、この方法により形成された半導体基板の構造を示す
模式的斜視図である。図７(a) 及び図７(b) は夫々成長
用基板１上部又は動作層３下部をエッチングして、成長
用基板とエピタキシャル薄膜層とを部分的に分離させ
た、アンダーカット構造を成している。このような構造
では成長用基板１と動作層３との接触面積が狭くなって
いる。このことから、成長用基板１と動作層３との格子
定数及び熱膨張係数の差により動作層３成長時に生じた
応力が、熱処理を行うことにより緩和する。その結果転
位密度が減少して、この半導体基板の結晶性が向上す
る。
【０００５】
【発明が解決しようとする課題】ところが、このアンダ
ーカット構造は、動作層３と成長基板１との接触面積、
即ち動作層３の支持面積が狭いため、機械的強度が弱く
なっており、上記熱処理を行った場合に動作層３が破損
するという問題があった。
ーカット構造は、動作層３と成長基板１との接触面積、
即ち動作層３の支持面積が狭いため、機械的強度が弱く
なっており、上記熱処理を行った場合に動作層３が破損
するという問題があった。
【０００６】本発明はかかる事情に鑑みてなされたもの
であり、転位密度が低減され、さらに動作層の機械的強
度が強化される半導体基板の形成方法を提供することを
目的とする。
であり、転位密度が低減され、さらに動作層の機械的強
度が強化される半導体基板の形成方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】第１発明に係る半導体基
板の形成方法は、素子形成領域を有する動作層となる半
導体薄膜を、格子定数が異なる成長用基板上にエピタキ
シャル成長させて、半導体基板を形成する方法におい
て、前記成長用基板上に第１の半導体薄膜を成長させる
工程と、該第１の半導体薄膜上に、これより剛性率が高
い、動作層となる第２の半導体薄膜を成長させる工程
と、前記成長用基板の、前記素子形成領域に対応する位
置に、開口部を形成する工程とを有することを特徴とす
る。
板の形成方法は、素子形成領域を有する動作層となる半
導体薄膜を、格子定数が異なる成長用基板上にエピタキ
シャル成長させて、半導体基板を形成する方法におい
て、前記成長用基板上に第１の半導体薄膜を成長させる
工程と、該第１の半導体薄膜上に、これより剛性率が高
い、動作層となる第２の半導体薄膜を成長させる工程
と、前記成長用基板の、前記素子形成領域に対応する位
置に、開口部を形成する工程とを有することを特徴とす
る。
【０００８】第２発明に係る半導体基板の形成方法は、
素子形成領域を有する動作層となる半導体薄膜を、格子
定数が異なる成長用基板上にエピタキシャル成長させ
て、半導体基板を形成する方法において、前記成長用基
板上に第１の半導体薄膜を成長させる工程と、該第１の
半導体薄膜上に、これより剛性率が高い、動作層となる
第２の半導体薄膜を成長させる工程と、前記成長用基板
の、前記素子形成領域に対応する位置に、開口部を形成
する工程と、 700℃以上 900℃以下の熱処理を施す工程
とを有することを特徴とする。
素子形成領域を有する動作層となる半導体薄膜を、格子
定数が異なる成長用基板上にエピタキシャル成長させ
て、半導体基板を形成する方法において、前記成長用基
板上に第１の半導体薄膜を成長させる工程と、該第１の
半導体薄膜上に、これより剛性率が高い、動作層となる
第２の半導体薄膜を成長させる工程と、前記成長用基板
の、前記素子形成領域に対応する位置に、開口部を形成
する工程と、 700℃以上 900℃以下の熱処理を施す工程
とを有することを特徴とする。
【０００９】
【作用】本発明の半導体基板の形成方法では、動作層で
ある第２の半導体薄膜よりも剛性率が小さい第１の半導
体薄膜を中間層として、成長用基板と動作層との間に介
在させ、また動作層が有する素子形成領域に対応する、
成長用基板の位置に開口部を形成してあるので、動作層
の転位密度が小さくなる。これは、前記開口部を形成
し、これにより第１の半導体薄膜及び成長用基板の、素
子形成領域下方の界面が削除されて、転位の発生が抑制
されること、また転位のエネルギーは剛性率に比例する
ので、成長用基板と動作層との間に介在された、剛性率
が小さい中間層に転位が形成されやすくなることによ
る。また、素子形成領域に対応する、成長用基板の位置
に開口部を形成するため、素子形成領域以外の動作層部
分は成長用基板によって支持され、機械的強度が強化さ
れる。また、さらに 700℃〜 900℃で熱処理を行うこと
により、成長用基板と動作層との間に介在された、剛性
率が小さい中間層に選択的に転位が形成されやすくな
り、さらに転位密度が低減する。
ある第２の半導体薄膜よりも剛性率が小さい第１の半導
体薄膜を中間層として、成長用基板と動作層との間に介
在させ、また動作層が有する素子形成領域に対応する、
成長用基板の位置に開口部を形成してあるので、動作層
の転位密度が小さくなる。これは、前記開口部を形成
し、これにより第１の半導体薄膜及び成長用基板の、素
子形成領域下方の界面が削除されて、転位の発生が抑制
されること、また転位のエネルギーは剛性率に比例する
ので、成長用基板と動作層との間に介在された、剛性率
が小さい中間層に転位が形成されやすくなることによ
る。また、素子形成領域に対応する、成長用基板の位置
に開口部を形成するため、素子形成領域以外の動作層部
分は成長用基板によって支持され、機械的強度が強化さ
れる。また、さらに 700℃〜 900℃で熱処理を行うこと
により、成長用基板と動作層との間に介在された、剛性
率が小さい中間層に選択的に転位が形成されやすくな
り、さらに転位密度が低減する。
【００１０】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１は、本発明により形成された
半導体基板の模式的斜視図であり、図２は本発明により
形成された半導体基板の部分平面図である。図中１は成
長用基板であり、その表面に中間層２及び動作層３を M
OCVD法によりエピタキシャル成長させている。図中４，
４…は素子形成領域である。
き具体的に説明する。図１は、本発明により形成された
半導体基板の模式的斜視図であり、図２は本発明により
形成された半導体基板の部分平面図である。図中１は成
長用基板であり、その表面に中間層２及び動作層３を M
OCVD法によりエピタキシャル成長させている。図中４，
４…は素子形成領域である。
【００１１】次にこの半導体基板の形成方法について述
べる。成長基板１には（１００）から（０１１）方向に
オフした、２cm平方, 厚さ 100μｍのＳｉ基板を使用す
る。この成長基板１を1000℃で洗浄した後、その表面に
トリメチルガリウム（ＴＭＧ），トリメチルインジウム
（ＴＭＩ）及びアルシン（ＡｓＨ3 ）雰囲気により、中
間層２のIn0.5 Ga0.5 As１μｍを成長させる。このIn
0.5 Ga0.5 Asは動作層３のＧａＡｓよりも低い剛性率を
有している。この表面にトリメチルガリウム（ＴＭＧ）
及びアルシン（ＡｓＨ3 ）雰囲気により、動作層３のＧ
ａＡｓ２μｍを成長させる。
べる。成長基板１には（１００）から（０１１）方向に
オフした、２cm平方, 厚さ 100μｍのＳｉ基板を使用す
る。この成長基板１を1000℃で洗浄した後、その表面に
トリメチルガリウム（ＴＭＧ），トリメチルインジウム
（ＴＭＩ）及びアルシン（ＡｓＨ3 ）雰囲気により、中
間層２のIn0.5 Ga0.5 As１μｍを成長させる。このIn
0.5 Ga0.5 Asは動作層３のＧａＡｓよりも低い剛性率を
有している。この表面にトリメチルガリウム（ＴＭＧ）
及びアルシン（ＡｓＨ3 ）雰囲気により、動作層３のＧ
ａＡｓ２μｍを成長させる。
【００１２】次に図２に示すように、成長基板１側の破
線で囲んだ領域である50μｍ平方のエッチング窓５，５
…を、フォトレジストを用いて 200μｍの間隔をもって
64箇所形成する。このエッチング窓５，５…は、上述し
た素子形成領域の下方に対応した位置で、その面積が、
動作層３の素子形成領域４，４…の面積よりも狭く、又
は同面積に形成されている。フッ酸：硝酸＝１：４の混
合液により成長用基板１を 100μｍエッチングし、開口
部51，51…を形成する。このように形成された半導体基
板をＡｓＨ3 雰囲気で 600〜900 ℃, 15min の熱処理を
行った。
線で囲んだ領域である50μｍ平方のエッチング窓５，５
…を、フォトレジストを用いて 200μｍの間隔をもって
64箇所形成する。このエッチング窓５，５…は、上述し
た素子形成領域の下方に対応した位置で、その面積が、
動作層３の素子形成領域４，４…の面積よりも狭く、又
は同面積に形成されている。フッ酸：硝酸＝１：４の混
合液により成長用基板１を 100μｍエッチングし、開口
部51，51…を形成する。このように形成された半導体基
板をＡｓＨ3 雰囲気で 600〜900 ℃, 15min の熱処理を
行った。
【００１３】以上の如く形成された半導体基板の転位の
様子を調べた。図３は転位の様子を示した半導体基板の
模式的断面図である。図３(a) は本発明により形成され
た半導体基板について、図３(b) は比較方法により形成
された半導体基板について転位の様子を示している。図
中、波線で示した部分は転位が発生している部分であ
る。ここで比較方法とは、In0.5 Ga0.5 Asの中間層２を
成長させずに、成長用基板１表面に動作層３のＧａＡｓ
を３μｍ成長させた方法である。図３から、本発明によ
り形成された半導体基板の動作層３の素子形成領域４に
は転位が発生しておらず、比較方法により形成された半
導体基板の動作層３に発生した転位と比較して、転位密
度が小さいことがわかる。
様子を調べた。図３は転位の様子を示した半導体基板の
模式的断面図である。図３(a) は本発明により形成され
た半導体基板について、図３(b) は比較方法により形成
された半導体基板について転位の様子を示している。図
中、波線で示した部分は転位が発生している部分であ
る。ここで比較方法とは、In0.5 Ga0.5 Asの中間層２を
成長させずに、成長用基板１表面に動作層３のＧａＡｓ
を３μｍ成長させた方法である。図３から、本発明によ
り形成された半導体基板の動作層３の素子形成領域４に
は転位が発生しておらず、比較方法により形成された半
導体基板の動作層３に発生した転位と比較して、転位密
度が小さいことがわかる。
【００１４】また、本発明により形成された半導体基板
と、上述した中間層２を成長させない比較方法により形
成された半導体基板について、フォトルミネッセンスの
ピーク強度を調べた。図４は本発明及び中間層２を成長
させない比較方法により形成された半導体基板について
のフォトルミネッセンスのピーク強度を示すヒストグラ
ムである。ピーク強度が大きいほど結晶性が優れている
と言える。この結果から中間層２を介在させていること
により、動作層３の結晶性が向上していることが判る。
と、上述した中間層２を成長させない比較方法により形
成された半導体基板について、フォトルミネッセンスの
ピーク強度を調べた。図４は本発明及び中間層２を成長
させない比較方法により形成された半導体基板について
のフォトルミネッセンスのピーク強度を示すヒストグラ
ムである。ピーク強度が大きいほど結晶性が優れている
と言える。この結果から中間層２を介在させていること
により、動作層３の結晶性が向上していることが判る。
【００１５】図３，図４から、本発明により形成された
半導体基板は、中間層２を成長させない比較方法により
形成された半導体基板よりも、動作層３の転位密度が減
少し、結晶性が向上することが判る。
半導体基板は、中間層２を成長させない比較方法により
形成された半導体基板よりも、動作層３の転位密度が減
少し、結晶性が向上することが判る。
【００１６】また、本発明により形成された半導体基板
の熱処理における、機械的強度を調べた。図５は 700
℃,15min，アルシン（ＡｓＨ3 ）雰囲気により熱処理を
行った、本発明による半導体基板及び従来方法によるア
ンダーカット構造の半導体基板における、素子形成領域
４の良品率を示したグラフである。横軸に形成毎の半導
体基板処理番号を、縦軸に良品率を示している。ここで
良品とは、素子形成領域４に破損，又はクラック等の亀
裂が生じていない状態を言う。また、○−○は本発明に
よる半導体基板，●−●は従来方法による半導体基板の
良品率を示している。従来方法によるアンダーカット構
造の半導体基板とは、Ｓｉ基板の成長用基板１と２μｍ
厚みのＧａＡｓの動作層３との間に、Al0.5 Ga0.5 Asの
エッチング層６が１μｍ厚みで介入し、この動作層３を
支持している構造を成すものである。
の熱処理における、機械的強度を調べた。図５は 700
℃,15min，アルシン（ＡｓＨ3 ）雰囲気により熱処理を
行った、本発明による半導体基板及び従来方法によるア
ンダーカット構造の半導体基板における、素子形成領域
４の良品率を示したグラフである。横軸に形成毎の半導
体基板処理番号を、縦軸に良品率を示している。ここで
良品とは、素子形成領域４に破損，又はクラック等の亀
裂が生じていない状態を言う。また、○−○は本発明に
よる半導体基板，●−●は従来方法による半導体基板の
良品率を示している。従来方法によるアンダーカット構
造の半導体基板とは、Ｓｉ基板の成長用基板１と２μｍ
厚みのＧａＡｓの動作層３との間に、Al0.5 Ga0.5 Asの
エッチング層６が１μｍ厚みで介入し、この動作層３を
支持している構造を成すものである。
【００１７】図５から、本発明による半導体基板は、従
来方法によるアンダーカット構造の半導体基板に比べ
て、はるかに良品率が高く、機械的強度が強いことが判
る。
来方法によるアンダーカット構造の半導体基板に比べ
て、はるかに良品率が高く、機械的強度が強いことが判
る。
【００１８】また、本発明において熱処理を行うことに
より、動作層３よりも中間層２の方に転位が形成されや
すくなる。熱処理温度による転移強度の低減をフォトル
ミネッセンスにて調べた。図６は本実施例における熱処
理温度の相違によるフォトルミネッセンスのピーク強度
の変化を示すグラフである。ピーク強度が大きいほど結
晶性が優れていると言える。このグラフより明らかなよ
うに、 700〜 900℃の熱処理を行った場合にフォトルミ
ネッセンスのピーク強度が大きく、結晶性が良好となっ
ている。このことから、 700℃以上 900℃以下の熱処理
を施すことにより、本発明による半導体基板は、更に転
位密度が低減される。
より、動作層３よりも中間層２の方に転位が形成されや
すくなる。熱処理温度による転移強度の低減をフォトル
ミネッセンスにて調べた。図６は本実施例における熱処
理温度の相違によるフォトルミネッセンスのピーク強度
の変化を示すグラフである。ピーク強度が大きいほど結
晶性が優れていると言える。このグラフより明らかなよ
うに、 700〜 900℃の熱処理を行った場合にフォトルミ
ネッセンスのピーク強度が大きく、結晶性が良好となっ
ている。このことから、 700℃以上 900℃以下の熱処理
を施すことにより、本発明による半導体基板は、更に転
位密度が低減される。
【００１９】
【発明の効果】以上のように、本発明の半導体基板の形
成方法においては、動作層である第２の半導体薄膜より
も剛性率が小さい第１の半導体薄膜を中間層として、成
長用基板と動作層との間に介在させ、また動作層が有す
る素子形成領域に対応する、成長用基板の位置に開口部
を形成してあるので、素子形成領域の下方に存在する転
位網を消失させることができる。また素子形成領域以外
の動作層部分は成長用基板によって支持されているので
機械的強度が強い。このように、転位密度が低減され、
さらに機械的強度が強化される等、本発明は優れた効果
を奏するものである。
成方法においては、動作層である第２の半導体薄膜より
も剛性率が小さい第１の半導体薄膜を中間層として、成
長用基板と動作層との間に介在させ、また動作層が有す
る素子形成領域に対応する、成長用基板の位置に開口部
を形成してあるので、素子形成領域の下方に存在する転
位網を消失させることができる。また素子形成領域以外
の動作層部分は成長用基板によって支持されているので
機械的強度が強い。このように、転位密度が低減され、
さらに機械的強度が強化される等、本発明は優れた効果
を奏するものである。
【図１】本発明により形成された半導体基板の模式的斜
視図である。
視図である。
【図２】本発明により形成された半導体基板の平面図で
ある。
ある。
【図３】転位の様子を示した本発明及び比較方法による
半導体基板の模式的断面図である。
半導体基板の模式的断面図である。
【図４】本発明及び比較方法による半導体基板について
のフォトルミネッセンスのピーク強度を示すヒストグラ
ムである。
のフォトルミネッセンスのピーク強度を示すヒストグラ
ムである。
【図５】本発明による半導体基板及び従来方法によるア
ンダーカット構造の半導体基板における、素子形成領域
４の良品率を示したグラフである。
ンダーカット構造の半導体基板における、素子形成領域
４の良品率を示したグラフである。
【図６】本発明における熱処理温度による半導体基板に
ついてのフォトルミネッセンスのピーク強度変化を示す
グラフ。
ついてのフォトルミネッセンスのピーク強度変化を示す
グラフ。
【図７】従来方法による半導体基板の構造を示す模式的
斜視図である。
斜視図である。
１ 成長用基板 ２ 中間層 ３ 動作層 ４ 素子形成領域 ５ エッチング窓 ６ エッチング層 51 開口部
Claims (2)
- 【請求項１】 素子形成領域を有する動作層となる半導
体薄膜を、格子定数が異なる成長用基板上にエピタキシ
ャル成長させて、半導体基板を形成する方法において、 前記成長用基板上に第１の半導体薄膜を成長させる工程
と、該第１の半導体薄膜上に、これより剛性率が高い、
動作層となる第２の半導体薄膜を成長させる工程と、前
記成長用基板の、前記素子形成領域に対応する位置に、
開口部を形成する工程とを有することを特徴とする半導
体基板の形成方法。 - 【請求項２】 素子形成領域を有する動作層となる半導
体薄膜を、格子定数が異なる成長用基板上にエピタキシ
ャル成長させて、半導体基板を形成する方法において、 前記成長用基板上に第１の半導体薄膜を成長させる工程
と、該第１の半導体薄膜上に、これより剛性率が高い、
動作層となる第２の半導体薄膜を成長させる工程と、前
記成長用基板の、前記素子形成領域に対応する位置に、
開口部を形成する工程と、 700℃以上 900℃以下の熱処
理を施す工程とを有することを特徴とする半導体基板の
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218792A JPH05275328A (ja) | 1992-03-26 | 1992-03-26 | 半導体基板の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218792A JPH05275328A (ja) | 1992-03-26 | 1992-03-26 | 半導体基板の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275328A true JPH05275328A (ja) | 1993-10-22 |
Family
ID=14320667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10218792A Pending JPH05275328A (ja) | 1992-03-26 | 1992-03-26 | 半導体基板の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275328A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133583A (en) * | 1994-03-11 | 2000-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
| US6700133B1 (en) | 1994-03-11 | 2004-03-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
-
1992
- 1992-03-26 JP JP10218792A patent/JPH05275328A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133583A (en) * | 1994-03-11 | 2000-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
| US6700133B1 (en) | 1994-03-11 | 2004-03-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
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