JPH0536605A - 化合物半導体基板の製造方法 - Google Patents
化合物半導体基板の製造方法Info
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- JPH0536605A JPH0536605A JP5093991A JP5093991A JPH0536605A JP H0536605 A JPH0536605 A JP H0536605A JP 5093991 A JP5093991 A JP 5093991A JP 5093991 A JP5093991 A JP 5093991A JP H0536605 A JPH0536605 A JP H0536605A
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Abstract
(57)【要約】 （修正有）
【目的】単結晶基板上に結晶欠陷の少ない化合物半導体
薄膜をエピタキシャル成長させることが出来るような化
合物半導体基板の製造方法を提供する。 【構成】単結晶基板上に化合物半導体薄膜を通常の成長
温度でエピタキシャル成長させ、この後所定の温度条件
下、所定の静水圧を印加してアニール処理を施し、続い
て前記所定の温度より上下させた温度での熱処理を少な
くとも１回行なう。 【効果】単結晶基板上に成長させた化合物半導体薄膜の
転位密度及び基板の反りを低減させることができ、結晶
性が向上した化合物半導体基板を製造することができ
る。従って、結晶性のよい大面積の電子デバイス用化合
物半導体基板を提供することが可能となる。
薄膜をエピタキシャル成長させることが出来るような化
合物半導体基板の製造方法を提供する。 【構成】単結晶基板上に化合物半導体薄膜を通常の成長
温度でエピタキシャル成長させ、この後所定の温度条件
下、所定の静水圧を印加してアニール処理を施し、続い
て前記所定の温度より上下させた温度での熱処理を少な
くとも１回行なう。 【効果】単結晶基板上に成長させた化合物半導体薄膜の
転位密度及び基板の反りを低減させることができ、結晶
性が向上した化合物半導体基板を製造することができ
る。従って、結晶性のよい大面積の電子デバイス用化合
物半導体基板を提供することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は光あるいは高速デバイス
用等の化合物半導体基板を製造する分野に適用され、単
結晶基板上に化合物半導体薄膜をエピタキシャル成長さ
せる方法に関する。
用等の化合物半導体基板を製造する分野に適用され、単
結晶基板上に化合物半導体薄膜をエピタキシャル成長さ
せる方法に関する。
【０００２】
【従来の技術】近年、大面積基板の製造が困難である材
料をその材料とは異なった材質の基板上にヘテロエピタ
キシャル成長させた基板が製作されている。このような
例として、シリコン基板上にＧａＡｓをエピタキシャル
成長させた基板がある。ＧａＡｓ等の化合物半導体は、
シリコンでは実現できない種々の特徴を備えており、光
あるいは高速デバイスに対する需要は大きい。これに対
し、ＧａＡｓウェハに対する大きな問題点は価格が非常
に高いということだけでなく、完全結晶の作成が困難
で、しかも機械的強度も小さく、もろいために大面積化
が困難であるという点である。従って、シリコン基板上
にＧａＡｓ層を形成した基板を作製できれば、ＧａＡｓ
及びシリコンが有するそれぞれの長所をいずれも生かし
たデバイスを実現することができる。
料をその材料とは異なった材質の基板上にヘテロエピタ
キシャル成長させた基板が製作されている。このような
例として、シリコン基板上にＧａＡｓをエピタキシャル
成長させた基板がある。ＧａＡｓ等の化合物半導体は、
シリコンでは実現できない種々の特徴を備えており、光
あるいは高速デバイスに対する需要は大きい。これに対
し、ＧａＡｓウェハに対する大きな問題点は価格が非常
に高いということだけでなく、完全結晶の作成が困難
で、しかも機械的強度も小さく、もろいために大面積化
が困難であるという点である。従って、シリコン基板上
にＧａＡｓ層を形成した基板を作製できれば、ＧａＡｓ
及びシリコンが有するそれぞれの長所をいずれも生かし
たデバイスを実現することができる。
【０００３】このような状況下で、シリコン基板上にＧ
ａＡｓをエピタキシャル成長させる技術が注目されてお
り、研究開発も活発に行なわれている。ところが、シリ
コンとＧａＡｓとは格子定数が約４％程度（室温でのシ
リコンの格子定数：５．４３０９Å、室温でのＧａＡｓ
の格子定数：５．６５３３Å）異なるために、ＧａＡｓ
基板の作製時と同様の成長条件でシリコン基板上に単結
晶のＧａＡｓ層をエピタキシャル成長させることはでき
ず、両者の格子不整合を緩和してシリコン基板上に単結
晶のＧａＡｓ層をエピタキシャル成長させるための工夫
が必要とされている。
ａＡｓをエピタキシャル成長させる技術が注目されてお
り、研究開発も活発に行なわれている。ところが、シリ
コンとＧａＡｓとは格子定数が約４％程度（室温でのシ
リコンの格子定数：５．４３０９Å、室温でのＧａＡｓ
の格子定数：５．６５３３Å）異なるために、ＧａＡｓ
基板の作製時と同様の成長条件でシリコン基板上に単結
晶のＧａＡｓ層をエピタキシャル成長させることはでき
ず、両者の格子不整合を緩和してシリコン基板上に単結
晶のＧａＡｓ層をエピタキシャル成長させるための工夫
が必要とされている。
【０００４】このような工夫の１つとして、低温状態と
高温状態との２段階に分け手ＧａＡｓをエピタキシャル
成長させる方法が公知である（日経マイクロデバイス１
９８６年１月号、ｐ１１３〜１２７）。この方法によれ
ば、低温状態で非結晶質又はある程度結晶化したＧａＡ
ｓをエピタキシャル成長させた後、高温状態にてＧａＡ
ｓを更にエピタキシャル成長させる２段階成長により、
単結晶のＧａＡｓ層をシリコン基板上に形成する方法で
ある。
高温状態との２段階に分け手ＧａＡｓをエピタキシャル
成長させる方法が公知である（日経マイクロデバイス１
９８６年１月号、ｐ１１３〜１２７）。この方法によれ
ば、低温状態で非結晶質又はある程度結晶化したＧａＡ
ｓをエピタキシャル成長させた後、高温状態にてＧａＡ
ｓを更にエピタキシャル成長させる２段階成長により、
単結晶のＧａＡｓ層をシリコン基板上に形成する方法で
ある。
【０００５】以下、この方法について説明する。まず図
３に示した成長温度プロファイルに従って、シリコン基
板を１０００℃程度で熱処理して表面を清浄化した後、
ＭＯＣＶＤ（Metal Organic Chemical Vapor Depositio
n ；有機金属の熱分解による気相成長）法またはＭＢＥ
（Molecular Beam Epitaxy；分子線エピタキシャル成
長）法を用い、ＭＯＣＶＤ法ならば４５０℃程度、ＭＢ
Ｅ法ならば４００℃程度の低温にてＧａＡｓをエピタキ
シャル成長させ、図４（ａ）に示したような、膜厚２０
０Å程度の低温成長のＧａＡｓ層１２をシリコン基板１
１上に形成する。次に成長を一旦中断させた後、シリコ
ン基板１１の温度を６００〜７５０℃程度まで上昇させ
て再びＧａＡｓをエピタキシャル成長させ、膜厚数μｍ
程度の単結晶のＧａＡｓ層１３を形成する（図４
（ｂ））。このような２段階成長法により、格子定数の
差による格子不整合を緩和してシリコン基板１１上に単
結晶のＧａＡｓ層１２、１３を形成することができる。
３に示した成長温度プロファイルに従って、シリコン基
板を１０００℃程度で熱処理して表面を清浄化した後、
ＭＯＣＶＤ（Metal Organic Chemical Vapor Depositio
n ；有機金属の熱分解による気相成長）法またはＭＢＥ
（Molecular Beam Epitaxy；分子線エピタキシャル成
長）法を用い、ＭＯＣＶＤ法ならば４５０℃程度、ＭＢ
Ｅ法ならば４００℃程度の低温にてＧａＡｓをエピタキ
シャル成長させ、図４（ａ）に示したような、膜厚２０
０Å程度の低温成長のＧａＡｓ層１２をシリコン基板１
１上に形成する。次に成長を一旦中断させた後、シリコ
ン基板１１の温度を６００〜７５０℃程度まで上昇させ
て再びＧａＡｓをエピタキシャル成長させ、膜厚数μｍ
程度の単結晶のＧａＡｓ層１３を形成する（図４
（ｂ））。このような２段階成長法により、格子定数の
差による格子不整合を緩和してシリコン基板１１上に単
結晶のＧａＡｓ層１２、１３を形成することができる。
【０００６】
【発明が解決しようとする課題】ところが上記化合物半
導体基板の製造方法においては、シリコン基板１１上に
ＧａＡｓ層１２、１３をエピタキシャル成長させた場
合、シリコンの熱膨張係数（αSi＝２．６×１０-6／
℃）とＧａＡｓの熱膨張係数（αGaAs＝６．５×１０-6
／℃）とが大きく異なるために、シリコン基板１１に対
して非常に薄いＧａＡｓ層１２、１３には成長温度ＴG
（７００℃）から室温ＴR（２５℃）に冷却する際の温
度差ΔＴによる熱歪みεT が発生する。この時の熱歪み
εT は下記の数１によって表わされる。
導体基板の製造方法においては、シリコン基板１１上に
ＧａＡｓ層１２、１３をエピタキシャル成長させた場
合、シリコンの熱膨張係数（αSi＝２．６×１０-6／
℃）とＧａＡｓの熱膨張係数（αGaAs＝６．５×１０-6
／℃）とが大きく異なるために、シリコン基板１１に対
して非常に薄いＧａＡｓ層１２、１３には成長温度ＴG
（７００℃）から室温ＴR（２５℃）に冷却する際の温
度差ΔＴによる熱歪みεT が発生する。この時の熱歪み
εT は下記の数１によって表わされる。
【０００７】
【数０１】
【０００８】このとき、この発生した熱歪みによりＧａ
Ａｓ層１２、１３中に転位が導入され、結晶性を低下さ
せるという課題があった。
Ａｓ層１２、１３中に転位が導入され、結晶性を低下さ
せるという課題があった。
【０００９】また、この際発生する転位密度は１×１０
7 ／ｃｍ2 程度となり、ＦＥＴや半導体レーザ等の半導
体デバイス作製に用いることができる実用的最大値１×
１０5 ／ｃｍ2 より高くなる。そしてさらに前記熱歪み
により生じる応力により化合物半導体基板１０は、図４
（ｃ）に示したようにＧａＡｓ層１２、１３側に反るた
め、半導体デバイス製作時のフォトリソグラフィの工程
で、歩留まりの低下を起こすという課題があった。
7 ／ｃｍ2 程度となり、ＦＥＴや半導体レーザ等の半導
体デバイス作製に用いることができる実用的最大値１×
１０5 ／ｃｍ2 より高くなる。そしてさらに前記熱歪み
により生じる応力により化合物半導体基板１０は、図４
（ｃ）に示したようにＧａＡｓ層１２、１３側に反るた
め、半導体デバイス製作時のフォトリソグラフィの工程
で、歩留まりの低下を起こすという課題があった。
【００１０】本発明はこのような課題に鑑み発明された
ものであって、単結晶基板上に結晶欠陥の少ない化合物
半導体薄膜をエピタキシャル成長させることができるよ
うな化合物半導体基板の製造方法を提供することを目的
としている。
ものであって、単結晶基板上に結晶欠陥の少ない化合物
半導体薄膜をエピタキシャル成長させることができるよ
うな化合物半導体基板の製造方法を提供することを目的
としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る化合物半導体基板の製造方法は、単結晶
基板上に化合物半導体薄膜をエピタキシャル成長させる
化合物半導体基板の製造方法において、前記化合物半導
体薄膜を通常の成長温度で成長させ、この後所定の温度
条件下、所定の静水圧を印加してアニール処理を施し、
続いて前記所定の温度より上下させた温度での熱処理を
少なくとも１回行なうことを特徴としている。
に本発明に係る化合物半導体基板の製造方法は、単結晶
基板上に化合物半導体薄膜をエピタキシャル成長させる
化合物半導体基板の製造方法において、前記化合物半導
体薄膜を通常の成長温度で成長させ、この後所定の温度
条件下、所定の静水圧を印加してアニール処理を施し、
続いて前記所定の温度より上下させた温度での熱処理を
少なくとも１回行なうことを特徴としている。
【００１２】
【作用】低温状態と高温状態との２段階に分けてＧａＡ
ｓ等の化合物半導体をエピタキシャル成長させた場合、
図２（ａ）に示したように、格子不整合が緩和されてシ
リコン基板１１上に単結晶のＧａＡｓ層１２、１３がエ
ピタキシャル成長する。ところが、シリコンの弾性ステ
ィフネスとＧａＡｓの弾性スティフネスとが異なるため
に、ある温度Ｔ1 において静水圧力ＰO を印加すると、
図２（ｂ）に示したように化合物半導体基板１０には圧
縮歪みεPoによるそりが発生する。この時の圧縮歪みε
Poは下記の数２によって表わされる。
ｓ等の化合物半導体をエピタキシャル成長させた場合、
図２（ａ）に示したように、格子不整合が緩和されてシ
リコン基板１１上に単結晶のＧａＡｓ層１２、１３がエ
ピタキシャル成長する。ところが、シリコンの弾性ステ
ィフネスとＧａＡｓの弾性スティフネスとが異なるため
に、ある温度Ｔ1 において静水圧力ＰO を印加すると、
図２（ｂ）に示したように化合物半導体基板１０には圧
縮歪みεPoによるそりが発生する。この時の圧縮歪みε
Poは下記の数２によって表わされる。
【００１３】
【数０２】
【００１４】この時、圧縮歪みεPoによる転位が発生し
てＧａＡｓ層１２、１３中の転位は増加する。しかしこ
の後、前記温度Ｔ1 と異なる温度Ｔ2 及び前記温度Ｔ
1 、Ｔ2 と異なるＴ3 にｎ回温度を上下させることによ
り、ＧａＡｓ層１２、１３中の転位の移動が促進され、
図２（ｃ）に示したように、ＧａＡｓ層１２、１３の応
力が解放されて歪みが消滅するとともに、転位がＧａＡ
ｓ層１２、１３表面へぬけて転位が減少する。この際、
Ｔ1 、Ｔ2 及びＴ3 の関係はＴ2 ＜Ｔ1 ＜Ｔ3 またはＴ
2 ＞Ｔ1 ＞Ｔ3 であればよいが、｜Ｔ2 −Ｔ1 ｜や｜Ｔ
3 −Ｔ1 ｜の値が小さいと転位及び歪み減少の効果が少
なく、熱サイクルの回数ｎを増す必要がある。この効果
によって熱サイクル終了後のＧａＡｓ層１２、１３の歪
みは０となる。
てＧａＡｓ層１２、１３中の転位は増加する。しかしこ
の後、前記温度Ｔ1 と異なる温度Ｔ2 及び前記温度Ｔ
1 、Ｔ2 と異なるＴ3 にｎ回温度を上下させることによ
り、ＧａＡｓ層１２、１３中の転位の移動が促進され、
図２（ｃ）に示したように、ＧａＡｓ層１２、１３の応
力が解放されて歪みが消滅するとともに、転位がＧａＡ
ｓ層１２、１３表面へぬけて転位が減少する。この際、
Ｔ1 、Ｔ2 及びＴ3 の関係はＴ2 ＜Ｔ1 ＜Ｔ3 またはＴ
2 ＞Ｔ1 ＞Ｔ3 であればよいが、｜Ｔ2 −Ｔ1 ｜や｜Ｔ
3 −Ｔ1 ｜の値が小さいと転位及び歪み減少の効果が少
なく、熱サイクルの回数ｎを増す必要がある。この効果
によって熱サイクル終了後のＧａＡｓ層１２、１３の歪
みは０となる。
【００１５】次に図１に示したように、熱サイクル終了
後の温度Ｔ1 であるＤ点から任意の温度ＴであるＥ点へ
降温すると、数３に示すようなシリコンとＧａＡｓとの
熱膨張係数の差に基づく熱歪みεT が発生する。
後の温度Ｔ1 であるＤ点から任意の温度ＴであるＥ点へ
降温すると、数３に示すようなシリコンとＧａＡｓとの
熱膨張係数の差に基づく熱歪みεT が発生する。
【００１６】
【数０３】
【００１７】また、熱サイクル終了後に印加されている
静水圧ＰO から任意の印加圧力Ｐに減圧したとすると、
これによって生じる圧縮歪みεP は数４のように表わさ
れる。
静水圧ＰO から任意の印加圧力Ｐに減圧したとすると、
これによって生じる圧縮歪みεP は数４のように表わさ
れる。
【００１８】
【数０４】
【００１９】よって図１中、熱サイクル終了後のＤ点か
ら任意のＥ点へ降温、降圧した際のＧａＡｓ層１２、１
３に発生するトータルの歪みεは数３及び数４より、
ら任意のＥ点へ降温、降圧した際のＧａＡｓ層１２、１
３に発生するトータルの歪みεは数３及び数４より、
【００２０】
【数０５】
【００２１】となる。
【００２２】従って、常温、大気圧中でＧａＡｓ層１
２、１３に発生する歪みを無くすためには、つまり、常
温ＴR 、印加圧力Ｐ＝０の大気中で歪みε＝０となるに
は数５より、
２、１３に発生する歪みを無くすためには、つまり、常
温ＴR 、印加圧力Ｐ＝０の大気中で歪みε＝０となるに
は数５より、
【００２３】
【数０６】
【００２４】となり、これより熱サイクル終了後に印加
すべき静水圧ＰOを求めると、
すべき静水圧ＰOを求めると、
【００２５】
【数０７】
【００２６】となり、ＧａＡｓのエピタキシャル成長終
了後に静水圧ＰOを印加するＣ点（図１）において、数
７で求められる圧力に相当する静水圧ＰO を印加してお
けば常温、大気中でＧａＡｓ層１２、１３に歪みを発生
させない。
了後に静水圧ＰOを印加するＣ点（図１）において、数
７で求められる圧力に相当する静水圧ＰO を印加してお
けば常温、大気中でＧａＡｓ層１２、１３に歪みを発生
させない。
【００２７】さらに、降温、降圧の過程においても歪み
を発生させないためには数５が０となればよいので、
を発生させないためには数５が０となればよいので、
【００２８】
【数０８】
【００２９】となる。これに数７を代入すると、
【００３０】
【数０９】
【００３１】となり、よって数９の関係を満足させなが
ら大気圧、常温まで降温、減圧してゆけば降温、減圧の
過程においても歪みを発生させない。
ら大気圧、常温まで降温、減圧してゆけば降温、減圧の
過程においても歪みを発生させない。
【００３２】例えば、反応炉の降温時間レートをａ、降
温開始からの時間をｔとすると、任意のＥ点における温
度Ｔは、
温開始からの時間をｔとすると、任意のＥ点における温
度Ｔは、
【００３３】
【数１０】
【００３４】と表わされ、
【００３５】
【数１１】
【００３６】となる。よって数１０及び数１１より静水
圧の減圧時間レートｂを、
圧の減圧時間レートｂを、
【００３７】
【数１２】
【００３８】にすれば数９を満足させながら降温、減圧
させることができる。従って、
させることができる。従って、
【００３９】
【数１３】
【００４０】のときに温度Ｔ＝ＴR （常温）、印加圧力
Ｐ＝０（大気圧）となる。
Ｐ＝０（大気圧）となる。
【００４１】従って上記した方法によれば、単結晶基板
上に半導体薄膜をエピタキシャル成長させる化合物半導
体基板の製造方法において、前記半導体薄膜を通常の成
長温度で成長させ、この後所定の温度条件下、所定の静
水圧を印加してアニール処理を施し、続いて前記所定の
温度より上下させた温度での熱処理を少なくとも１回行
なうので、単結晶基板上に成長させた化合物半導体薄膜
中の転位密度及び基板の反りが低減され、結晶性が向上
した化合物半導体基板が得られる。
上に半導体薄膜をエピタキシャル成長させる化合物半導
体基板の製造方法において、前記半導体薄膜を通常の成
長温度で成長させ、この後所定の温度条件下、所定の静
水圧を印加してアニール処理を施し、続いて前記所定の
温度より上下させた温度での熱処理を少なくとも１回行
なうので、単結晶基板上に成長させた化合物半導体薄膜
中の転位密度及び基板の反りが低減され、結晶性が向上
した化合物半導体基板が得られる。
【００４２】
【実施例】以下、本発明に係る化合物半導体基板の製造
方法の実施例を説明する。なお、従来例と同一機能を有
する構成部品には同一付号を付すこととする。
方法の実施例を説明する。なお、従来例と同一機能を有
する構成部品には同一付号を付すこととする。
【００４３】基板として（１００）面から［０１１］方
向に２°オフしているシリコン基板を用い、原料として
ＴＭＧ（トリメリルガリウム）及びＡｓＨ3(アルシン）
を使用し、ＭＯＣＶＤ法により図２（ａ）に示したよう
にシリコン基板１１上にＧａＡｓ層１２、１３を成長さ
せる。
向に２°オフしているシリコン基板を用い、原料として
ＴＭＧ（トリメリルガリウム）及びＡｓＨ3(アルシン）
を使用し、ＭＯＣＶＤ法により図２（ａ）に示したよう
にシリコン基板１１上にＧａＡｓ層１２、１３を成長さ
せる。
【００４４】図１に示したような成長温度プロファイル
に従って、まず、反応炉内のサセプタ上にウェット処理
が完了したシリコン基板１１を搬送し、約１０００℃で
３０分間、Ｈ2 雰囲気中でＲＦ加熱する。その後、４５
０℃に降温し、ＡｓＨ3 導入後、引き続いてＴＭＧを導
入し、低温成長で２００ÅのＧａＡｓ層１２を成長させ
る。次に通常の成長温度である７００℃に昇温して、そ
の上に、さらに３μｍのＧａＡｓ層１３を成長させる
（図２（ａ））。この際のＧａＡｓ層１３の他の成長条
件は、低温成長させた場合のＧａＡｓ層１２の成長条件
と同様である。
に従って、まず、反応炉内のサセプタ上にウェット処理
が完了したシリコン基板１１を搬送し、約１０００℃で
３０分間、Ｈ2 雰囲気中でＲＦ加熱する。その後、４５
０℃に降温し、ＡｓＨ3 導入後、引き続いてＴＭＧを導
入し、低温成長で２００ÅのＧａＡｓ層１２を成長させ
る。次に通常の成長温度である７００℃に昇温して、そ
の上に、さらに３μｍのＧａＡｓ層１３を成長させる
（図２（ａ））。この際のＧａＡｓ層１３の他の成長条
件は、低温成長させた場合のＧａＡｓ層１２の成長条件
と同様である。
【００４５】ＧａＡｓ層１２、１３を成長させた後、炉
内をＴ1 ＝５００℃に降温して静水圧を印加する。ここ
で、ＧａＡｓの弾性スティフネスはＣ11＝1.18×1012、
Ｃ12＝0.532 ×1012、シリコンの弾性スティフネスはＣ
11＝1.66×1012、Ｃ12＝0.639 ×1012（ｄｙｎ／ｃｍ
2 ）、αSi＝２．６×１０-6／℃、αGaAs＝６．５×１
０-6／℃であるので、数７より印加する静水圧ＰO は
１．７６×１０10ｄｙｎ／ｃｍ2 となり、これに相当す
る静水圧ＰOをアルゴンガス雰囲気中で印加する。
内をＴ1 ＝５００℃に降温して静水圧を印加する。ここ
で、ＧａＡｓの弾性スティフネスはＣ11＝1.18×1012、
Ｃ12＝0.532 ×1012、シリコンの弾性スティフネスはＣ
11＝1.66×1012、Ｃ12＝0.639 ×1012（ｄｙｎ／ｃｍ
2 ）、αSi＝２．６×１０-6／℃、αGaAs＝６．５×１
０-6／℃であるので、数７より印加する静水圧ＰO は
１．７６×１０10ｄｙｎ／ｃｍ2 となり、これに相当す
る静水圧ＰOをアルゴンガス雰囲気中で印加する。
【００４６】次にこの圧力ＰO を一定にしたまま、Ｔ2
＝８００℃に昇温、Ｔ3 ＝２００℃に降温を３サイクル
繰り返す。この時の平均昇温、降温時間レートはそれぞ
れ１００℃／分、５０℃／分、また８００℃、２００℃
でのホールド時間は１分であった。そして再び５００℃
に戻した後、降温時間レートａを１℃／分、減圧時間レ
ートｂを３．７×１０7ｄｙｎ／ｃｍ2 ・分で、降温、
減圧を行ない４７５分間かけて常温、常圧まで冷却し
た。
＝８００℃に昇温、Ｔ3 ＝２００℃に降温を３サイクル
繰り返す。この時の平均昇温、降温時間レートはそれぞ
れ１００℃／分、５０℃／分、また８００℃、２００℃
でのホールド時間は１分であった。そして再び５００℃
に戻した後、降温時間レートａを１℃／分、減圧時間レ
ートｂを３．７×１０7ｄｙｎ／ｃｍ2 ・分で、降温、
減圧を行ない４７５分間かけて常温、常圧まで冷却し
た。
【００４７】このようにして得られた直径２インチの化
合物半導体基板１０の転位密度、反り及びこの化合物半
導体基板１０を用いて半導体レーザを作製し、３０℃で
出力３ｍＷのときの平均寿命（サンプル数１００個の平
均）の値を比較例とともに表１に示した。なお、比較例
はＧａＡｓ層１２、１３成長終了後、加圧せずにそのま
ま室温まで冷却したものである。
合物半導体基板１０の転位密度、反り及びこの化合物半
導体基板１０を用いて半導体レーザを作製し、３０℃で
出力３ｍＷのときの平均寿命（サンプル数１００個の平
均）の値を比較例とともに表１に示した。なお、比較例
はＧａＡｓ層１２、１３成長終了後、加圧せずにそのま
ま室温まで冷却したものである。
【００４８】
【表１】
【００４９】表１より明らかなように、実施例のもので
は比較例のものに比べて転位密度及び反りが低減してい
ることが分かる。
は比較例のものに比べて転位密度及び反りが低減してい
ることが分かる。
【００５０】このように、上記製造方法を用いて化合物
半導体薄膜を成長させた場合、転位密度及び反りを低減
させることができ、従来よりＧａＡｓ結晶性低下の大き
な原因の一つであった熱不整の影響を受けずに常温まで
降温させることができ、シリコン基板１１上に結晶欠陥
の少ないＧａＡｓのエピタキシャル膜を成長させること
ができる。さらにこれらを用いて電子デバイスを作製す
れば、特性の向上したデバイスを提供することが可能と
なる。
半導体薄膜を成長させた場合、転位密度及び反りを低減
させることができ、従来よりＧａＡｓ結晶性低下の大き
な原因の一つであった熱不整の影響を受けずに常温まで
降温させることができ、シリコン基板１１上に結晶欠陥
の少ないＧａＡｓのエピタキシャル膜を成長させること
ができる。さらにこれらを用いて電子デバイスを作製す
れば、特性の向上したデバイスを提供することが可能と
なる。
【００５１】
【発明の効果】以上詳述したように本発明に係る化合物
半導体基板の製造方法にあっては、単結晶基板上に化合
物半導体薄膜をエピタキシャル成長させる化合物半導体
基板の製造方法において、前記化合物半導体薄膜を通常
の成長温度で成長させ、この後所定の温度条件下、所定
の静水圧を印加してアニール処理を施し、続いて前記所
定の温度より上下させた温度での熱処理を少なくとも１
回行なうので、単結晶基板上に成長させた化合物半導体
薄膜の転位密度及び基板の反りを低減させることがで
き、結晶性が向上した化合物半導体薄膜を有する化合物
半導体基板を製造することができる。従って、結晶性の
よい大面積の電子デバイス用化合物半導体基板を提供す
ることが可能となる。
半導体基板の製造方法にあっては、単結晶基板上に化合
物半導体薄膜をエピタキシャル成長させる化合物半導体
基板の製造方法において、前記化合物半導体薄膜を通常
の成長温度で成長させ、この後所定の温度条件下、所定
の静水圧を印加してアニール処理を施し、続いて前記所
定の温度より上下させた温度での熱処理を少なくとも１
回行なうので、単結晶基板上に成長させた化合物半導体
薄膜の転位密度及び基板の反りを低減させることがで
き、結晶性が向上した化合物半導体薄膜を有する化合物
半導体基板を製造することができる。従って、結晶性の
よい大面積の電子デバイス用化合物半導体基板を提供す
ることが可能となる。
【図１】本発明に係る化合物半導体基板の製造方法を実
施する際の成長温度プロファイルを示す図である。
施する際の成長温度プロファイルを示す図である。
【図２】（ａ）は成長終了直後の化合物半導体基板の断
面図、（ｂ）は静水圧を印加したときの化合物半導体基
板の断面図、（ｃ）は静水圧力を印加して一定時間保持
した後の化合物半導体基板を示す断面図である。
面図、（ｂ）は静水圧を印加したときの化合物半導体基
板の断面図、（ｃ）は静水圧力を印加して一定時間保持
した後の化合物半導体基板を示す断面図である。
【図３】従来の化合物半導体基板の製造方法を実施する
際の成長温度プロファイルを示す図である。
際の成長温度プロファイルを示す図である。
【図４】（ａ）（ｂ）（ｃ）は製造工程を説明するため
の化合物半導体基板の断面図である。
の化合物半導体基板の断面図である。
１０ 化合物半導体基板 １１ シリコン基板（単結晶基板） １２、１３ ＧａＡｓ層（半導体薄膜）
Claims (1)
- 【特許請求の範囲】 【請求項１】 単結晶基板上に化合物半導体薄膜をエピ
タキシャル成長させる化合物半導体基板の製造方法にお
いて、前記化合物半導体薄膜を通常の成長温度で成長さ
せ、この後所定の温度条件下、所定の静水圧を印加して
アニール処理を施し、続いて前記所定の温度より上下さ
せた温度での熱処理を少なくとも１回行なうことを特徴
とする化合物半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093991A JPH0536605A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093991A JPH0536605A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536605A true JPH0536605A (ja) | 1993-02-12 |
Family
ID=12872795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5093991A Pending JPH0536605A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536605A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615651A (en) * | 1994-11-30 | 1997-04-01 | Aisin Seiki Kabushiki Kaisha | Valve gear device for internal combustion engines |
| WO2002027080A1 (en) * | 2000-09-26 | 2002-04-04 | Yong Keun Lee | A technique for the desired crystalline phase formation for the manufacture of integrated circuits |
| KR100726888B1 (ko) * | 2005-07-20 | 2007-06-14 | 한국과학기술원 | 유기-무기 하이브리드 일체형 가교 구조의 고체 고분자 전해질 조성물 및 상기 고분자 전해질 조성물로 이루어진 고분자 전해질을 포함하는 리튬이차전지 |
-
1991
- 1991-03-15 JP JP5093991A patent/JPH0536605A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615651A (en) * | 1994-11-30 | 1997-04-01 | Aisin Seiki Kabushiki Kaisha | Valve gear device for internal combustion engines |
| WO2002027080A1 (en) * | 2000-09-26 | 2002-04-04 | Yong Keun Lee | A technique for the desired crystalline phase formation for the manufacture of integrated circuits |
| KR100726888B1 (ko) * | 2005-07-20 | 2007-06-14 | 한국과학기술원 | 유기-무기 하이브리드 일체형 가교 구조의 고체 고분자 전해질 조성물 및 상기 고분자 전해질 조성물로 이루어진 고분자 전해질을 포함하는 리튬이차전지 |
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