JPH0527266A - アクテイブマトリツクス基板 - Google Patents
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Abstract
を提供する。 【構成】 絶縁膜で覆った走査線101、薄膜トランジ
スタを構成するゲート絶縁膜111で覆った半導体層1
02、薄膜トランジスタを構成するゲート電極103を
積層し、走査線101とデータ線108の交差部を多層
構造とする。走査線101とデータ線108の交差部を
多層構造とするため、短絡欠陥をなくせる。走査線10
1と薄膜トランジスタのゲート電極103を別々に設け
るため、それぞれに最適の材料を任意に選定できる。走
査線101を各層の下部に設けることができ、液晶層へ
の直流分の印加を低減できる。
Description
方式の液晶ディスプレイや、イメージセンサや3次元集
積回路などに応用されるアクティブマトリックス基板に
関する。
例えば、JAPAN DISPLY’86の1986年
版P196〜P199に示されるような構造であった。
この構造を一般化して、その概要を図2に示す。図2
(a)は上視図であり、図2(b)は図2(a)のA−
A’線における断面図である。ガラス,石英,サファイ
ア等の基板109上に、ドナーあるいは、アクセプタと
なる不純物を添加した多結晶シリコン薄膜から成るソー
ス領域202及びドレイン領域203が形成されてい
る。これに接して、データ線108と画素電極107が
設けられており、更にソース領域202及びドレイン領
域203の上側で接し両者を結ぶように多結晶シリコン
薄膜から成る半導体層206が形成されている。そし
て、これらを被覆するようにゲート絶縁膜111が設け
られている。更にこのゲート絶縁膜111に接して、走
査線101と一体のゲート電極が設けられている。
ランジスタは次のような課題を有していた。
て設けられているため、フォトリソグラフィープロセス
に起因するフォトレジスト不良等により、データ線10
8と画素電極107が短絡する欠陥が多く発生してい
た。
部は、一層のゲート絶縁膜111で絶縁が保たれてお
り、交差部のゲート絶縁膜111にピンホール等の欠陥
が発生すると、データ線108と走査線101が短絡し
てしまい、所定のデータ信号及び走査信号が薄膜トラン
ジスタに印加できなくなっていた。また、アクティブマ
トリックス型液晶表示装置に応用した場合、これが画面
における線欠陥となり、表示品質を著しく低下させる、
正確な表示データが表示できない、アクティブマトリッ
クス基板の歩留りを低下させる、アクティブマトリック
ス基板の欠陥検査をしなければならずコストを著しく上
昇させてしまう等の課題があった。
あり、その目的は、短絡欠陥が原理的にゼロになるアク
ティブマトリックス基板を提供する事にある。
リックス基板は、所定の基板上に表面が絶縁膜で覆われ
た走査線、薄膜トランジスタを構成するゲート絶縁膜で
覆われた半導体層、薄膜トランジスタを構成するゲート
電極を順次積層した構造を有し、望ましくは、走査線と
データ線の交差部等に枕部を具備することを特徴とす
る。
で覆われた走査線、薄膜トランジスタを構成するゲート
絶縁膜で覆われた半導体層、薄膜トランジスタを構成す
るゲート電極を順次積層し、走査線とデータ線の交差部
を多層構造とする。このため、一部の層にピンホール等
の欠陥が生じても、欠陥が生じていない他の層により絶
縁が保たれ短絡欠陥とはならない。更に、走査線とゲー
ト電極を別々に設けるため、それぞれに最適の材料を任
意に選定できる。更に、走査線を下部に設けることがで
きるため、走査線と液晶層の間の絶縁抵抗を大きくする
ことが可能であり、液晶層への直流分の印加を低減でき
る。
する。
ス基板の第1実施例を示す。図1(a)は上視図であ
り、図1( b)は図1(a)のA−A’線における断面
図、図1(c)は図1(a)のB−B’線における断面
図である。ガラス,石英,セラミックス,シリコン等の
基板109上にタンタル酸化物より成る保護絶縁膜11
0を設け、更にタンタル酸化膜112で覆われたタンタ
ルより成る走査線101を積層する。ここで、保護絶縁
膜110を成すタンタル酸化物は、タンタルをスパッタ
リング法で50〜200nmの厚さに形成し、500℃
の酸素零囲気で約1時間置いて熱酸化することにより形
成する。また、走査線101はタンタルをスパッタリン
グ法により300〜500nmの厚さに形成し、フォト
リソグラフィー技術により図1に示す形状に加工し、タ
ンタル表面を陽極酸化法により100Vの電圧で約15
0〜200nmの厚さのタンタル酸化膜112で覆う。
導体層102を、減圧CVD法により600℃の真空雰
囲気中でモノシランガスを分解して、多結晶シリコンを
25nmの厚さに積層することで形成する。多結晶シリ
コンの形成方法は減圧CVD法に限定されるものではな
く、例えばスパッタリング法、プラズマCVD法により
非晶質シリコンを形成した後、550〜600℃で5〜
40時間程度の熱処理を行い多結晶化するか、あるいは
アルゴンレーザー,エキシマレーザー等を照射し多結晶
化してもよい。
11を150nmの厚さで、ECRプラズマCVD法で
形成する。ECRプラズマCVD法により形成された二
酸化珪素はち密で、トラップの少ないシリコンの熱酸化
膜と同程度に良好な二酸化珪素であり、100℃以下の
低温で実施でき、ゲート絶縁膜111としては最適であ
る。次に、リンを添加した導電性のシリコン膜より成る
ゲート電極103を減圧CVD法により300〜500
nmの厚さで形成し、ゲート電極103をマスクとして
リンイオンを半導体層102中へ、120Ke Vのエネ
ルギ−でかつ所定の濃度でイオン注入し、自己整合的に
ソース領域とドレイン領域を形成する。リンイオンを打
込めばNチャネル薄膜トランジスタとなり、ボロンイオ
ンを打込めばPチャネル薄膜トランジスタが得られる。
また、フォトレジスト等を用いて選択的に打込むイオン
の種類を変えれば、CMOS型のインバータが容易に実
現できる。
ザーを照射することにより活性化し、ソース領域とドレ
イン領域のシリコン層を低抵抗化し、ゲート絶縁膜11
1をフッ酸とフッ化アンモニウムの混液でエッチングし
てコンタクトホール104,105,106を開口す
る。このフッ酸とフッ化アンモニウムの混液は、コンタ
クトホール105,106の下層にある不純物が注入さ
れた多結晶シリコンより成る半導体層102と、コンタ
クトホール104の下層にあるタンタル酸化膜112と
をほとんど侵さないため、二酸化珪素より成るゲート絶
縁膜111のみ十分な選択性をもちエッチングできる。
nmのITO膜で形成する。同時に、走査線101上設
けたコンタクトホール104とゲート電極103を結ぶ
ように、ITOを用いてゲート配線113を形成する。
このとき、ゲート配線113は、半導体層102とゲー
ト電極103この交叉部において、ゲート電極103の
幅すなわち薄膜トランジスタのチャネル長より細くなら
ないようにする。これは、ゲート配線113とソース領
域あるいはドレイン領域が重なって、寄生容量を大きく
してしまうようなことが、生じないようにするためであ
る。最後にデ−タ線108を膜厚500〜800nmの
アルミニウムとシリコンの合金で配線する。
ス基板では、走査線101とデータ線108の交差部が
タンタル酸化膜112とゲート絶縁膜111の多層構造
となっており、これが枕部を形成している。また、走査
線101と平行に設置された保持容量線(図示せず)と
データ線108の交差部においても多層構造となってお
り、また、走査線101と画素電極107の重なり部
や、保持容量線と画素電極107の重なり部においても
多層構造となっており、これらが枕部を形成している。
さらに、ゲート電極103と走査線101がコンタクト
ホール104においてタンタル酸化膜112を誘電体と
した容量で結合されている。
クス基板を用いた液晶ディスプレイの概略を示し、図3
(b)に図3(a)の等価回路を示す。基板109に形
成した本発明に基づくアクティブマトリックス基板と、
共通電極314を設けた対向基板313との間に液晶層
312を挟み、液晶ディスプレイ構成している。結合容
量305は薄膜トランジスタ304のゲート電極103
と走査線101で構成され、容量306は走査線101
とデータ線108の交差部で形成され、容量307はデ
ータ線108と隣り合う画素電極107とで構成され
る。容量310はデータ線108と対向基板313に設
けられた共通電極314とで構成され、同図(b)の容
量316は容量306,307,310をすべて加えた
データ線の総容量をで示している。
素電極107とで構成され、液晶層312の容量309
は画素電極107と共通電極314で構成される。絶縁
抵抗317は走査線101とゲート電極103の結合容
量305と並列の関係にあり、抵抗318は薄膜トラン
ジスタ304のゲート電極とソース電極あるいはドレイ
ン電極との絶縁抵抗であり、絶縁抵抗317はタンタル
より成る走査線101の表面を陽極酸化法により酸化し
て構成したタンタル酸化膜112の膜厚方向の抵抗であ
り、絶縁抵抗318は薄膜トランジスタを構成するゲー
ト絶縁膜111の膜厚方向の抵抗である。
走査線101に対し、図4(a)に示す信号電圧を印加
し、選択時間Tの間、電圧VG をゲート電極103に印
加し、薄膜トランジスタをオン状態とする。走査線10
1とゲ−ト電極103の間に結合容量305が設けてあ
るので、実際にゲ−ト電極103に印加される信号電圧
は図4(b)に示す様になる。選択時間Tの初期は、結
合容量305と薄膜トランジスタのMOS容量で信号電
圧は容量分割され、結合容量305をCcup 、薄膜トラ
ンジスタのMOS容量をCtft とすれば、図4(b)の
V1 は V1=VG (Ccup /(Ccup +Ctft )) で表わされる。この式から明らかな様に、V1 をVG に
近づけるには、Ctft に比べCcup が十分に大きいのが
望ましく、少なくとも Ccup >Ctft を満たしていれば問題ない。
ル長を4μm、チャネル幅を4μmとすれば、MOS容
量Ctft は約3.7 fFとなる。一方、Ccup はコンタク
トホ−ル104の大きさを5μm角、タンタル絶縁膜1
12の膜厚を150μm、誘電率を28とすれば、約4
1fFとなり V1 =0.92VG で表わされ、薄膜トランジスタをオン状態とするのに十
分な電圧が印加できる。
縁抵抗317と、薄膜トランジスタ304の絶縁抵抗で
抵抗分割された電位となり、絶縁抵抗317をRcup 、
ゲ−ト絶縁膜111の絶縁抵抗をRtft とすれば、図4
(b)のV2 は V2 =VG (Rtft /(Rcup +Rtft )) で表わされる。 この式より明らかな様に、V2 をVG
に近づけるには、Rcupに比べてRtft が十分に大きい
のが望ましく、少なくとも Rtft >Rcup を満たしていれば問題ない。結合容量305を構成して
いる150nmの膜厚のタンタル酸化膜の絶縁抵抗は、
タンタル酸化物中を流れるプールフレンケル電流により
電圧依存性をもち、電圧4〜10Vの範囲で10の11
乗〜10の12乗Ωである。一方、二酸化珪素より成る
ゲート絶縁膜111の絶縁抵抗は、10の13乗Ω以上
であり、V2 は V2 >0.91VG となる。
マトリックス基板は、選択時間Tの間は、薄膜トランジ
スタをオン状態とするのに十分な大きさの電圧が印加さ
れ、結合容量305による電圧降下は1割以下であり、
従来と全く同様の信号電圧で問題なく駆動できる。
した短絡欠陥の1例を示し、図5(a)は短絡欠陥の生
じた薄膜トランジスタの断面図、図5(b)は短絡欠陥
の生じたアクティブマトリックス基板の等価回路の一部
である。ゲート絶縁膜111にピンホール等の欠陥部5
14が発生し、ゲート電極103と半導体層102が短
絡している。半導体層102はコンタクトホールを介し
てデータ線108と画素電極107が接続されている
為、ゲート電極103、データ線108および画素電極
107が短絡してしまう。この結果、図5(b)に示す
様な等価回路となる。
3と走査線101は結合容量505を介して形成されて
いる為、走査線101に印加された信号電圧がそのまま
データ線108あるいは画素電極107に印加されるこ
とはない。走査線101に印加された信号電圧は、結合
容量505とデータ線108の総容量517で容量分割
され、データ線108の総容量517をCdataとす
ると、データ線108に漏れる信号電圧V3 は V3 =VG (Ccup /(Ccup +Cdata)) で表わされる。CdataがCcup に比べ十分に大きければ
V3は影響ないほど小さくなり、少なくともCdataがCc
up に比べて十分に大きければ問題ない。一般的にCdat
aは30fF以上あり、Ccup を41fFとすれば V3 <0.0014VG となり、走査線101の信号電圧VG の1/1000
程度の漏れであり、データ線108の信号電圧に全く影
響を与えない。
号電圧が走査線101に漏れる電圧も、走査線101の
総容量が一般的に50fF以上と大きいため全く問題な
い。結合容量505の絶縁抵抗516は、走査線101
を駆動する走査回路のインピーダンス、データ線108
を駆動するホールド回路のインピーダンスに比べ十分に
大きく全く問題ない。絶縁抵抗506は先に述べた様に
10の11乗〜10の12乗Ωであるのに対し、走査回
路とホールド回路のインピーダンスは、通常10〜20
KΩ以下である。
ても、結合容量505を設けたためにデータ線108と
走査線101の相互の信号の漏れがなくなり、従来では
画面上の線欠陥となっていた欠陥をなくせた。さらに、
走査線101とデ−タ線108の交差部の絶縁膜と、保
持容量部の絶縁膜とは、共に二酸化珪素とタンタル酸化
物の2層構造となって枕部を形成しており、どちらか一
方の絶縁膜にピンホール等の欠陥が発生しても短絡欠陥
とはならない。又、コンタクトホール105、106を
開口する際のフォトレジストにピンホ−ルが有り、交差
部あるいは保持容量部の二酸化珪素がエッチングされた
としてもタンタル酸化物はフッ酸、フッ化アンモニウム
の混液でエッチングされることはないため、十分な絶縁
が確保でき、短絡欠陥が皆無になる。
データ線108の数掛ける走査線の数、すなわち画素数
と同数の交差部が存在し、更に各画素に1対1で対応す
る様に保持容量と薄膜トランジスタが設けられている。
絶縁層に短絡欠陥が生じれば、画面上の線欠陥,画素欠
陥となってしまうため、この短絡欠陥をいかに減少させ
るかが大きな課題となる。一方液晶ディスプレイは、開
口率を大きくし、コントラスト比が大きく、明るい画質
の実現が不可欠である。この点、図1に示す構造のアク
ティブマトリックス基板を用いれば上記の課題を一挙に
解決できる。
ルは比抵抗が100〜200μΩ・cmと大きいため、
タンタルの膜厚を500nmとしても面積抵抗値は、2
〜4Ω/cm2 であり、クロム等の他の金属と比べ約2
〜4倍大きい値を示す。従ってタンタルを走査線101
として用いた場合、走査線101の時定数が大きくな
り、大面積のアクティブマトリックス基板には信号遅延
が大きくなるため適さない。このため、対角5〜6イン
チ程度以下で高精細の液晶プロジェクター用のライトバ
ルブ等に用いられる液晶ディスプレイ用アクティブマト
リックス基板に最適である。
ス基板の第2の実施例である。図6(a)は上視図であ
り、図6( b)は図6(a)のA−A’における断面
図、図6(c)は図6(a)のB−B’における断面図
である。第1実施例と同様の基板109上に、Cr,T
a等の金属,ITO等の透明導電膜から成る走査線10
1を形成する。次に二酸化珪素、SiN、タンタル酸化
物あるいはポリイミド等の絶縁膜から成る第1の層間絶
縁膜607を形成する。その膜厚は、100〜1500
nmが望ましい。
ン等のシリコン薄膜から成る半導体層102を薄膜トラ
ンジスタの能動部に形成する。その膜厚は、50〜30
0nmが望ましい。次に二酸化珪素、SiNあるいはタ
ンタル酸化物等の絶縁膜から成るゲート絶縁膜111を
50〜300nmの厚さで形成する。なお、熱酸化法に
より半導体層102の表面を酸化して、ゲート絶縁膜1
11を形成してもよい。
102上に、コンタクトホール610を走査線101上
に形成する。次に、Cr,Mo等の金属あるいは不純物
添加したシリコン薄膜より成るゲート電極103を形成
し、P,B等の不純物をイオン打込み法やイオンドーピ
ング法等により、所定のエネルギーで半導体層102へ
打込み、自己整合的にソース領域とドレイン領域を形成
する。ゲート電極103は導電性があり、かつ、ソース
領域およびドレイン領域を形成する際のイオン打込みに
対してのマスクとなる材質、膜厚等の条件が要求され
る。
れと同じ材質で同時に走査線101とデータ線108の
交差部に、ゲート電極605を形成する。次にITO等
の透明導電膜あるいはAl,Cr等の金属膜より成る画
素電極107を形成し、二酸化珪素,SiNあるいはポ
リイミド等の絶縁膜から成る第2の層間絶縁膜612を
設ける。その膜厚は100〜1500nmが望ましい。
次に、半導体層102上にコンタクトホール612、画
素電極107上に開口窓613を同時形成し、最後にA
l,Cr等の金属から成るデータ線108を設ける。こ
の様に形成されたアクティブマトリックス基板は、走査
線101とデータ線108の交差部が第1の層間絶縁膜
607、ゲート絶縁膜111、ゲート電極103および
第2の層間絶縁膜612の4層から成る枕部620を有
しており、交差部での絶縁膜にピンホール等の欠陥が生
じても原理的に短絡欠陥とはならない。
の等価回路を示す。データ線108はホールド回路70
1に接続され、走査線101は走査回路702に接続さ
れ、各々のデータ線108と走査線101は薄膜トラン
ジスタ705のソースおよびゲートに接続される。負荷
706は液晶層等の負荷であり、参照番号707はデー
タ線108と走査線101の交差部であり、ここに上述
の枕部620が配置されている。図7からも明らかな様
に、1枚のアクティブマトリックス基板には(データ線
の数)×(走査線の数)だけ交差部707が存在するの
で、交差部の短絡欠陥を減少させ、寄生容量の小さい自
己整合型薄膜トランジスタを両立させることが課題とな
るが、図6に示す構造のアクティブマトリックス基板を
用いれば、上記の課題を一挙に解決できる。
走査線101の交差部にゲート電極605を設けた例に
ついて説明したが、薄膜トランジスタ用の半導体層10
2と同時形成した半導体層、あるいは画素電極107と
同時形成した層、あるいはそれらの組合せによる層を設
けてもよい。しかし、ゲート電極をマスクとしてB,P
等の不純物イオンを打込む時に、ゲート絶縁膜111
や,第一の層間絶縁膜607にダメージが生じて耐圧特
性が劣化するため、ゲート電極のみ、ゲート電極と半導
体層の組合せとするのが最も望ましい。
における交差部に欠陥が発生した場合の一例を示す。第
1の層間絶縁膜607にピンホール807、ゲート絶縁
膜111にピンホール810、第2の層間絶縁膜612
にピンホール808が同一交差部に発生した例である。
データ線108、ゲート電極103および走査線101
は導電性であるが、第1の層間絶縁膜607、ゲート絶
縁膜111および第2の層間絶縁膜612は絶縁体であ
るので、データ線108と走査線101は短絡欠陥とは
ならない。もっとも、ピンホール807とピンホール8
10が全く同じ場所に発生した場合、短絡欠陥となる。
しかし、同一交差部で全ての絶縁膜にピンホールが発生
し、しかも第一の層間絶縁膜607とゲート絶縁膜11
1に発生したピンホールの位置が、全く同一となる確率
は無視できるほど小さい。
において他の欠陥が発生した場合の一例を示す。画素電
極107を形成する際、特にITO膜を材質として選択
すると、画素電極107の膜質欠陥、フォトレジストの
形状不良等により突起部906,907が発生しやす
い。しかし、突起部907ではデータ線108とは第2
の層間絶縁膜で絶縁されており、短絡欠陥とはならな
い。同様に突起部906は、第1の層間絶縁膜とゲート
絶縁膜で絶縁されており短絡欠陥とはならない。すなわ
ち画素電極はデータ線108,走査線101と短絡する
事はない。
クス基板の第3の実施例である。図10(a)は上視図
であり、図10( b)は図10(a)のA−A’線にお
ける断面図、図10(c)は図10(a)のB−B’線
における断面図、図10(d)は図10(a)のC−
C’線における断面図である。前述と同様にして、基板
109上に走査線101を形成する。次に保持容量線1
002を形成する。保持容量線1002は、走査線10
1と同材質で同時に設けるか、あるいは異なった材質で
別々に設けてもよい。この時、望ましくは、 τst≦τg の条件を満たすように、走査線101と保持容量線10
02の材質,膜厚,線幅を設定するのがよい。ここで、
τstは保持容量線1002の時定数、τg は走査線10
1の時定数である。
あるいはポリイミド等の絶縁膜から成る層間絶縁膜10
13を形成する。その膜厚は、100〜1500nmが
望ましい。次に多結晶シリコンや非晶質シリコン等のシ
リコン薄膜から成る半導体層を、薄膜トランジスタの能
動部1008、保持容量線1002とデータ線108の
交差部、保持容量線1002と画素電極107で形成さ
れる保持容量部、走査線101とデータ線108の交差
部に同時に独立して形成する。その膜厚は50〜300
nmが望ましい。次に二酸化珪素、SiNあるいはタン
タル酸化物等の絶縁膜から成るゲート絶縁膜111を、
50〜300nmの厚さでCVD法、スパッタリング法
等で形成する。なお、熱酸化法により半導体層100
3,1004,1007,1008の表面を酸化して、
ゲート絶縁膜111を形成してもよい。
0を半導体層1008上に、コンタクトホール1012
を走査線101上に設ける。次に、Cr、Mo等の金
属、不純物添加したシリコン薄膜より成るゲート電極1
03を形成し、ゲート電極103をマスクとしてP,B
等の不純物をイオン打込み法、イオンドーピング法等に
より、所定のエネルギーで半導体層1003,100
4,1007,1008へ打込み、自己整合的にソース
領域とドレイン領域を形成する。この時、半導体層10
03,1004,1007はマスクとなるゲート電極が
ないため、全面に不純物が打込まれる。
により活性化し、金属や透明導電膜等より成るデータ線
108,画素電極107を形成する。データ線108と
画素電極107は同一材料で同時に形成してもよい。こ
の様に形成されたアクティブマトリックス基板は、保持
容量線1002とデータ線108の交差部、保持容量線
1002と画素電極107で形成される保持容量部、走
査線101とデータ線108の交差部の構造がそれぞ
れ、層間絶縁膜1013、半導体層1003,100
4,1007およびゲート絶縁膜111の3層構造を有
しており、同時に、コプラナー自己整合型で寄生容量が
小さい薄膜トランジスタが同時に実現できる。 図11
に図10のアクティブマトリックス基板の等価回路を示
す。ホールド回路701にはデータ線108、走査回路
702には走査線101が接続される。負荷1106は
液晶層等の負荷、参照番号1107はデータ線108と
走査線101、あるいは保持容量線1002との交差部
である。図11からも明らかな様に、1枚のアクティブ
マトリックス基板には多数の交差部1107が存在する
が、本発明アクティブマトリックス基板では、短絡欠陥
のない交差部、短絡欠陥のない保持容量、寄生容量の小
さい高性能な薄膜トランジスタを同時にできる。
クス基板の第4の実施例である。図12(a)は上視図
であり、図12( b)は図12(a)のA−A’におけ
る保持容量部の断面図、図12(c)は図12(a)の
B−B’における薄膜トランジスタ部の断面図、図12
(d)は図12(a)のC−C’における走査線とデー
タ線の交差部の断面図である。
タ部の構造は図10のアクティブマトリックス基板と全
く同じである。図10のアクティブマトリックス基板と
の相違点は、図12(a),(b),(d)から明らか
なように、保持容量線1002とデータ線108の交差
部、保持容量線1002と画素電極107で形成される
保持容量部、走査線101とデータ線108の交差部の
それぞれの構造が、層間絶縁膜1213と、半導体層1
204,1203,1207と、ゲート絶縁膜111
と、ゲート電極1217,1216,1218との4層
構造となっている点である。
体層1204,1203,1207は、ゲート絶縁膜1
11を介してそれぞれゲート電極1217,1216,
1218で覆われている。従ってイオン打込み法等によ
りゲート電極をマスクとしてP,B等の不純物イオンを
打込み、ソース領域及びドレイン領域を形成する際、半
導体層1204,1203,1207へは不純物イオン
は打込まれない。すなわち、これらの半導体層は十分に
高抵抗を保ったままである。
例を示す。図13(a)は保持容量線1302と画素電
極107で形成される保持容量部、図13(b)は保持
容量線1302とデータ線108の交差部の断面図であ
る。層間絶縁膜1303に発生したピンホール等の欠陥
1308,1311と、ゲート絶縁膜111に発生した
ピンホール等の欠陥1309,1312が示されてい
る。このように同一保持容量部,同一交差部の層間絶縁
膜1303、ゲート絶縁膜111の双方に同時に欠陥が
発生しても、半導体層1304が十分に高抵抗であるた
め、保持容量線1302と画素電極107、保持容量線
1302とデータ線108は高抵抗で保持され短絡状態
とはならない。
した構造では、半導体層1004,1003,1007
はB,P等の不純物が添加されて低抵抗となり、図13
に示すような欠陥が発生した場合、短絡欠陥となってし
まう。図12(a)から明らかなように一般的に保持容
量部の面積は、配線の交差部の面積に比べて大きいの
で、特に実施例で示した構造は保持容量部の欠陥に対し
て有効となる。この構造を液晶表示装置に応用すれば、
絶縁膜の欠陥に起因する画面上の欠陥を原理的にゼロに
できる。
クス基板の第5の実施例である。図14(a)は上視図
であり、図14( b)は図14(a)のA−A’線にお
ける断面図、図14(c)は図14(a)のB−B’線
における断面図である。前述した実施例のように、基板
109上に、走査線101を形成する。次に二酸化珪
素、SiN、タンタル酸化物、ポリイミド等の絶縁膜か
ら成る層間絶縁膜1407を形成する。その膜厚は、1
00〜1500nmが望ましい。次に多結晶シリコン、
非晶質シリコン等のシリコン薄膜から成る半導体層10
2を薄膜トランジスタの能動部、走査線101とデータ
線108の交差部に同時に形成する。その膜厚は、50
〜300nmが望ましい。次に二酸化珪素、SiN、タ
ンタル酸化物等の絶縁膜から成るゲート絶縁膜111を
50〜300nmの厚さで形成する。次に、コンタクト
ホール1409を半導体層102上に、コンタクトホー
ル1410を走査線101上に形成する。次に、ゲート
電極103を形成し、P,B等の不純物をイオン打込み
法等により半導体層102へ打込み、自己整合的にソー
ス領域とドレイン領域を形成する。
タ線108と透明導電膜等より成る画素電極107を形
成する。データ線108、画素電極107は同一材料で
同時に形成してもよい。この様に形成されたアクティブ
マトリックス基板は、走査線101とデータ線108の
交差部が、層間絶縁膜1407とイオン打込み法等によ
り不純物が添加された半導体層102とゲート絶縁膜1
11の3層構造を有しており、同時に、コプラナー自己
整合型の寄生容量が小さい薄膜トランジスタが同時に実
現できる。
クス基板の第6の実施例である。図15(a)は上視図
であり、図15( b)は図15(a)のA−A’線にお
ける薄膜トランジスタ部の断面図、図15(c)は図1
5(a)のB−B’線における走査線101とデータ線
108の交差部の断面図である。
タ部の構造は図14のアクティブマトリックス基板と全
く同じである。図14のアクティブマトリックス基板と
の相違点は、図15(a),(c)から明らかなよう
に,走査線101とデータ線108の交差部の構造が層
間絶縁膜1507と、半導体層102と、ゲート絶縁膜
101と、ゲート電極103の4層構造となっている点
である。交差部に形成された半導体層102は、ゲート
絶縁膜111を介してゲート電極103で覆われている
ので、イオン打込み法等交差部の半導体層102は十分
に高抵抗を保ったままである。
例を示す。層間絶縁膜1607に発生したピンホール1
611、ゲート絶縁膜111に発生したピンホール16
12が示されている。このように同一交差部で同時にピ
ンホールが発生しても、半導体層1602が十分に高抵
抗であるため、走査線101とデータ線108は短絡し
ない。図14のアクティブマトリックス基板で示した構
造の交差部では、半導体層102は不純物が添加される
ため低抵抗となり、図16に示すように同一交差部で同
時に絶縁膜にピンホールが発生すると短絡してしまう。
ところが、図15で示した構造では、交差部での短絡欠
陥を完全にゼロにできる。
クス基板の第7の実施例である。図17(a)は上視図
であり、図17( b)は図17(a)のA−A’線にお
ける断面図、図17(c)は図17(a)のB−B’線
における断面図である。前述の実施例のように、基板1
09上に走査線101を形成する。次に二酸化珪素、S
iN、タンタル酸化物あるいはポリイミド等の絶縁膜か
ら成る第1の層間絶縁膜1707を形成する。その膜厚
は、100〜1500nmが望ましい。次にドナーある
いはアクセプタとなる不純物を添加した多結晶シリコ
ン、非晶質シリコン等のシリコン薄膜から成るソース領
域1702とドレイン領域1703を設け、このソース
領域1702の上側とドレイン領域1703の上側に接
して両者を結ぶように、多結晶シリコンあるいは非晶質
シリコン等のシリコン薄膜から成る半導体層1704を
形成する。
等の絶縁膜から成るゲート絶縁膜111を50〜300
nmの厚さで形成する。次に、コンタクトホール170
9をドレイン領域1703上に、コンタクトホール17
10を走査線101上に形成する。次に画素電極107
を形成し、ゲート電極103の形成時に走査線101と
データ線108の交差部の電極1712を同時に形成す
る。次に二酸化珪素,SiN,ポリイミド等の絶縁膜か
ら成る第2の層間絶縁膜1714を設ける。その膜厚は
100〜1500nmが望ましい。
ホール1715、画素電極107上に開口窓1716を
同時に形成し、最後にデータ線108を設ける。この様
に形成されたアクティブマトリックス基板は、走査線1
01とデータ線108の交差部が第1の層間絶縁膜17
07,ゲート絶縁膜111,交差部電極1712,第2
の層間絶縁膜1714の4層構造を有しており、交差部
での絶縁膜にピンホール等の欠陥が生じても原理的に短
絡欠陥とはならない。
と走査線101の交差部に、ゲート電極103および画
素電極107と同時に交差部電極1712を設けた例に
ついて説明したが、ドレイン電極1703、半導体層1
704あるいはそれらの組合せによる層を設けてもよ
い。特に図18に示すように、ゲート絶縁膜111がド
レイン電極1703あるいは半導体層1804のシリコ
ン薄膜の表面を酸化して形成する場合、走査線101と
データ線108の交差部に半導体層1804を設けるの
は有効となる。
クス基板の第8の実施例である。図19(a)は上視図
であり、図19( b)は図19(a)のA−A’線にお
ける断面図、図19(c)は図19(a)のB−B’線
における断面図である。基板109上にタンタル酸化物
より成る保護絶縁膜110を設け、更にタンタル酸化物
112で覆われたタンタルより成る走査線101を積層
する。
体層102を多結晶シリコンで25nmの厚さに積層す
る。保護絶縁膜110は多結晶シリコンの形成温度であ
る600℃以下、使用する基板の耐熱温度以下の温度で
容易に熱酸化が可能な材質であれば特にタンタル系の材
料に限定されるものでない。走査線101の材質は容易
に表面が陽極酸化法あるいは熱酸化法で酸化でき、60
0℃以上の耐熱温度を有する材料が望ましい。タンタル
以外の材料系では1例としてニオブ系でもタンタル同様
全く問題なく適用できる。次に走査線101を覆うよう
に設けられたタンタル酸化物にコンタクトホ−ル190
4を開口する。タンタル酸化膜112はフロン14と酸
素ガスの混合ガスを用いたドライエッチング法で容易に
除去できる。しかし、走査線101を形成するタンタル
とエッチング選択比が大きくとれないので、エッチング
時間で管理してコンタクトホ−ル1904を開口する。
したがってタンタル酸化物とタンタルの膜厚は タンタル膜厚≧タンタル酸化物膜厚 を満たしているのが望ましい。
1を150nmの厚さで、ECRプラズマCVD法で形
成した。次に、リンを添加した導電性のシリコン膜より
成るゲ−ト電極103を減圧CVD法により300〜5
00nmの厚さで形成する。同時にゲ−ト電極103と
同じ材質で走査線101とデータ線108の交差部に電
極1914,走査線101と画素電極107で構成され
る保持容量部に電極1915を設ける。
ンイオンをイオン打込み法によりゲート絶縁膜111を
通して半導体層102中へ打込み、自己整合的にソ−ス
領域とドレイン領域を形成する。電極1914,191
5はそれぞれの交差部、保持容量部のタンタル酸化物に
リンイオンが打込まれるのを防いでいる。タンタル酸化
物にリンイオン,ボロンイオン等の不純物が打込まれる
と、タンタル酸化物中に準位をつくってしまいタンタル
酸化物の絶縁性が低下してしまうからである。
ー光を照射することにより活性化し、ソース領域とドレ
イン領域のシリコン層を低抵抗化し、コンタクトホール
1904,1905,1906とゲート絶縁膜111を
フッ酸とフッカ化アンモニウムの混液でエッチングし開
口する。次に、画素電極107を前段の走査線101の
一部を覆うように膜厚30〜200nmのITO膜で形
成する。同時に走査線101上に設けられたコンタクト
ホール1904とゲート電極1903を結ぶようにゲー
ト配線113をITO膜で形成した。この時、ゲート配
線113は半導体層102とゲート電極103の交差部
においてゲート電極103の幅すなわち薄膜トランジス
タのチャンネル長Lより、細くなるように設ける。これ
はゲート配線113がソース領域あるいはドレイン領域
と重なって、寄生容量が大きくなるようなことにしない
ためである。最後にデータ線108を膜厚500〜80
0nmのアルミニウムとシリコンの合金で配線する。
ス基板は、走査線101とデータ線108の交差部、前
段の走査線の一部を覆うように形成された画素電極10
7と走査線101で形成される保持容量部の絶縁層の構
造がそれぞれ、タンタル酸化膜112、ゲート絶縁膜1
11およびゲート電極103と同材質よりなる電極の3
層構造となっており、同時に、コプラナー自己整合型で
寄生容量が小さい薄膜トランジスタが実現できる。薄膜
トランジスタの能動部を構成する半導体層が移動度10
〜100cm2 /vsと大きい多結晶シリコンで構成さ
れているため、薄膜トランジスタのチャンネル幅Wが小
さくても液晶層を駆動するのに十分に大きなドライブ能
力が得られ、チャンネル長2μm,チャンネル幅2μm
の薄膜トランジスタで液晶層に十分な電荷が蓄積でき
る。この結果、薄膜トランジスタの容量も小さくでき、
保持容量が小さくても十分に高画質の液晶ディスプレイ
が実現できる。
い二酸化珪素(膜厚150nm)と比誘電率が大きいタ
ンタル酸化物(比誘電率25〜28)の2層構造であ
り、小さい面積で大きな容量が実現でき、この結果、開
口率を大きくできる。走査線101とデータ線108の
交差部の絶縁膜、保持容量部の絶縁膜はともに二酸化珪
素とタンタル酸化物の2層構造となっており、どちらか
一方の絶縁膜にピンホール等の欠陥が生じても短絡欠陥
とはならない。コンタクトホール1905,1906を
開口する際のフォトレジストにピンホールが有り、交差
部あるいは保持容量部の二酸化珪素がエッチングされて
もタンタル酸化物はフッ酸,フッ化アンモニウムの混液
でエッチングされることはないため、十分な絶縁が確保
でき、短絡欠陥がゼロになる。
基板の等価回路を示す。ホールド回路701と走査回路
702は、データ線108と走査線101に接続され
る。負荷2006は液晶層等の負荷である。図20から
も明らかな様に、1枚のアクティブマトリックス基板に
はデータ線×走査線の数だけ交差部2007が存在し、
更に画素電極に1対1に対応するように保持容量200
8が設けられている。交差部と保持容量部の絶縁層に短
絡欠陥が生じれば、画面上の線欠陥や画素欠陥となって
しまうため、この短絡欠陥をいかに減少させるかが課題
となる。一方液晶ディスプレイは、開口率を大きくし、
コントラスト比が大きく、明るい画質の実現が不可欠で
ある。この点、図19に示す構造のアクティブマトリッ
クス基板を用いれば、上記の課題を一挙に解決できる。
形成した薄膜トランジスタの代表的な特性を示す。横軸
はゲート電圧Vgs、縦軸は、ドレイン電流Ιdの対数
値、ドレイン,ソース間電圧Vdは4(V)、チャンネ
ル長は20μm、チャンネル幅は10μmである。実線
で示した特性は、タンタル酸化物上に形成した多結晶シ
リコンを用いた薄膜トランジスタ、破線は二酸化珪素上
に形成した多結晶シリコンを用いた薄膜トランジスタを
示す。この特性より明かな様に、タンタル酸化物よりも
二酸化珪素上に形成した多結晶シリコンの結晶の方が優
れており、オンオフ比の大きい高性能な薄膜トランジス
タが実現できる。図19に示した構造のアクティブマト
リックス基板は、微細化と高性能の薄膜トランジスタの
形成が両立できる。
クス基板の第9の実施例である。図22(a)は上視図
であり、図22( b)は図22(a)のA−A’におけ
る薄膜トランジスタ部の断面図、図22(C)は図22
(a)のB−B’における走査線とデータ線の交差部の
断面図である。ガラス基板109上に二酸化珪素より成
る第1の保護絶縁膜2216を常圧CVD法により20
0〜300nmの厚さに形成する。形成方法はスパッタ
リング法やECRプラズマCVD法でもよい。
縁膜2210を設け、更にタンタル酸化膜112で覆わ
れたタンタルより成る走査線101を積層する。第2の
保護絶縁膜2210を成すタンタル酸化物は、タンタル
をスパッタリング法により50〜200nmの厚さに形
成し、500℃の酸素を含む雰囲気中に1〜2時間置
き、熱酸化をして得た。走査線101はタンタルをスパ
ッタリング法により300〜500nmの厚さに形成
し、フォトリソグラフィー技術とドライエッチング技術
を用いて図22に示す形状に加工する。使用したドライ
エッチング装置は、フロン14ガスと酸素ガスの混合ガ
スをプラズマにより分解してエッチングに寄与するラジ
カルを生成するプラズマ室と、生成したラジカルを輸送
してエッチングを行うエッチング室を分離した装置構成
となっており、タンタルとタンタル酸化物のエッチング
速度はほぼ等しく、二酸化珪素のエッチング速度はタン
タル酸化物の1/20以下である。
101とタンタル酸化物より成る第2の保護絶縁膜22
10を連続してエッチングし、二酸化珪素より成る第1
の保護絶縁膜2216が完全に露出する構造を得る。こ
の結果、第2の保護絶縁膜2210は走査線101の下
部にのみ残り、第1の保護絶縁膜2216である二酸化
珪素とタンタルより成る走査線101の密着性を向上さ
せる役目をはたし、基板109からの不純物の拡散を防
ぐ保護絶縁膜は、二酸化珪素より成る第1の保護絶縁膜
2216がその役目をはたす。
化法により、0.01wt%クエン酸水溶液中で100V
の電圧で約150〜200nmの厚さにタンタル酸化物
を形成し、薄膜トランジスタの能動部を成す半導体層1
02を設ける。同時に半導体層を図22に示すように走
査線101とデータ線108の交差部2217と、走査
線101と画素電極107により構成される保持容量部
2218にも設ける。これら半導体層は約25nmの厚
さに積層するが、これを構成する多結晶シリコンの形成
方法は前述の実施例に示した通りである。次に走査線1
01を覆うように設けられたタンタル酸化物層112に
コンタクトホ−ル2204を開口する。タンタル酸化物
層112はフロン14と酸素ガスの混合ガスを用いたド
ライエッチング法で容易にエッチングできる。しかし、
走査線101を形成するタンタルとエッチング選択比が
大きくとれないので、エッチング時間で管理してコンタ
クトホール2204を開口する。したがってタンタル酸
化物とタンタルの膜厚はタンタル膜厚≧タンタル酸化物
膜厚を満たしているのが望ましい。
1を150nmの厚さで、ECRプラズマCVD法で形
成する。ECRプラズマCVD法により形成された二酸
化珪素はち密でトラップの少ないシリコンの熱酸化膜と
同程度に良好な二酸化珪素であり、100℃以下の低温
で実現でき、ゲ−ト絶縁膜111としては最適である。
次に、リンを添加した導電性のシリコン膜より成るゲ−
ト電極103を減圧CVD法により300〜500nm
の厚さで形成し、ゲ−ト電極103をマスクとして、リ
ンイオンをイオン打込み法により半導体層102中へ、
120Ke Vのエネルギ−で3×10の15乗(1/c
m2 )の濃度で打込み、自己整合的にソ−ス領域とドレ
イン領域を形成し、エキシマレーザを照射することによ
り打ち込まれたイオンを活性化し、ソ−ス領域とドレイ
ン領域のシリコン層を低抵抗化した。このとき交差部に
残した半導体層2217、保持容量部に残した半導体層
2218へリンイオンが打ち込まれて低抵抗化するのを
防ぐため、半導体層2217と半導体層2218をより
大きな面積で完全に覆うように、ゲート電極103と同
時に同材質で電極2214,2215を設ける。
5,2206,ゲート絶縁膜111をフッ酸とフッ化ア
ンモニウムの混液でエッチングし開口し、画素電極10
7を前段の走査線101の一部を覆い保持容量を構成す
るように膜厚30〜200nmのITO膜で形成する。
同時に走査線101上に設けられたコンタクトホ−ル2
204とゲート電極103を結ぶように、ゲート配線1
13をITO膜で形成する。この時、ゲート配線113
は半導体層102とゲート電極103の交差部において
ゲート電極103の幅すなわち薄膜トランジスタのチャ
ンネル長Lより、細くなるように設ける。次に200〜
1000nmの厚さの二酸化珪素から成る第3の保護絶
縁膜2219を形成し、コンタクトホール2216と画
素電極107上に開口窓2220を同時に開口し、最後
にAlより成るデータ線108を設ける。
クス基板は、走査線101とデータ線108の交差部の
絶縁が、タンタル酸化物2212,高抵抗の多結晶シリ
コン2217,ゲート絶縁膜111,ゲート電極103
と同時に形成される電極2214,第3の保護絶縁膜2
219の5層構造となっており、走査線101とデータ
線108の短絡欠陥は皆無となる。走査線101と画素
電極107で構成される保持容量部の絶縁は、タンタル
酸化物2212と高抵抗の多結晶シリコンより成る半導
体層2218とゲート絶縁膜の3層構造となっており、
これらの層に同時に同一場所にピンホール等の欠陥が発
生しない限り短絡欠陥とはならず、交差部同様短絡欠陥
は皆無となる。
己整合型で寄生容量が小さく、しかも薄膜トランジスタ
の能動部を構成する半導体層が移動度10〜100cm
/vsと大きな多結晶シリコンで構成されているため、
薄膜トランジスタのチャンネル幅Wが小さくても液晶層
を駆動するのに十分に大きなドライブ能力が得られ、チ
ャンネル長2μm,チャンネル幅2μmの薄膜トランジ
スタで液晶層に十分な電荷が蓄積できる。この結果、薄
膜トランジスタの容量も小さくでき、保持容量が小さく
ても十分に高画質の液晶ディスプレイが実現できる。更
に保持容量部を構成している絶縁層は薄い二酸化珪素
(膜厚150nm)と比誘電率が大きいタンタル酸化物
(比誘電率25〜28)の2層構造であり、小さい面積
で大きな容量が実現でき、この結果開口率を大きくでき
る。
域の光を吸収する材料、例えば絶縁性の高い赤,緑,青
の色素を用いてゼラチン,ポリイミド等の有機物を染色
した黒色の絶縁材料,ヨウ素で染色した有機材料等を用
いれば更に開口率を大きくできる。これを図23,図2
4,図25のより更に詳しく説明する。図23は本発明
による液晶ディスプレイの1例を示す図である。図23
(a)は上視図であり、図23( b)は図23(a)の
C−C’における断面図である。ガラス基板109上に
一辺の長さがAの正方形の画素電極107があり、図2
3に示すL1 の長さの重なりをもって光遮蔽層を兼ねた
第3の保護絶縁膜2303が設けられる。このL1 の長
さは、コンタクトホール2206と画素電極107上に
開口窓2220を同時に開口する際のフォトリソグラフ
ィー技術のアライメント精度で決定される。一般的にレ
ーザー光線の回折を利用したアライメント機構を用いれ
ばL1 は1μm以下に容易にできる。開口率T1 は T1 ={(A−L1 )(A−L1 )/A×A}×100 (%) …(1) で表わされる。
図であり、同図(a)は上視図、同図(b)はそのD−
D´線断面図である。基板109上には一辺の長さがA
の画素電極107があり、このガラス基板109と光遮
蔽層2403,共通電極2405を設けた対向ガラス基
板313の間に液晶層312を挟み込み、液晶ディスプ
レイが構成されている。L2 はガラス基板109と対向
ガラス基板313の機械的な位置精度で決定され、通常
5μmが必要とされている。開口率T2 は T2 〓{( A−L2)( A−L2)}/A×A×100 (%) …(2 ) で表わされる。
2μmとして画素電極107の一辺の長さAを横軸と
し、開口率Tを縦軸として図25にその関係を示す。従
来の液晶ディスプレイの開口率T2 は、画素電極の一辺
の長さAが200μm以下となると急激に小さくなり、
Aは40μmでは約55%となってしまう。これに対
し、本発明の液晶ディスプレイはAが40μm以上で9
0%以上が常に確保できており、特にAが40〜200
μmの高密度,高精細の液晶ディスプレイとして有効で
ある。
記で説明したように開口率を大きくできると同時に、短
絡欠陥も減少できる。これを図26を用いて説明する。
図26(a)は上視図であり、図26( b)は図26
(a)のE−E’における断面図である。第1の保護絶
縁膜2609,ゲート絶縁膜111を設けたガラス基板
109上にITOより成る画素電極107を形成する。
ITO膜は、酸素の含有量,膜形成時の加熱温度により
エッチング速度が大きく変化し、更にITO膜の凸凹等
の表面状態も変わり、安定した膜質,フォトレジストの
密着性を得るのが困難な材質である。局部的にこのよう
な膜質異常が生じることが多く突起部2605のような
突起が発生しやすい。しかし突起部2605は第3の保
護絶縁膜2607でデータ線108と絶縁されており、
短絡欠陥とはならない。このように光遮蔽層を兼ねた第
3の保護絶縁膜2607を設けることにより、液晶ディ
スプレイとして不可欠な課題である、明るい高画質のデ
ィスプレイ、欠陥のないディスプレイが同時に実現で
き、特に小型で高密度,高精細が要求されるビデオプロ
ジェクター等のディスプレイとして最適なものが提供で
きる。
板において、絶縁膜で覆われた走査線、薄膜トランジス
タを構成するゲート絶縁膜で覆われた半導体層、薄膜ト
ランジスタを構成するゲート電極を順次積層し、走査線
とデータ線の交差部を多層構造としている。このため、
一部の層にピンホール等の欠陥が生じても、欠陥が生じ
ていない他の層により絶縁が保たれ短絡欠陥とはならな
い。更に、走査線とゲート電極を別々に設けるため、そ
れぞれに最適の材料を任意に選定できる。更に、走査線
を下部に設けることができるため、走査線と液晶層の間
の絶縁抵抗を大きくすることが可能であり、液晶層への
直流分の印加を低減できる。
を有する。
造とすることにより、走査線とデ−タ線の交差部での短
絡欠陥を原理的にゼロにでき、液晶表示装置に応用した
場合、表示品質の向上,歩留りの改善,コストの低減が
できる。
電極を別々に設けるため、走査線と薄膜トランジスタの
ゲ−ト電極のそれぞれに最適の材料を任意に選定でき
る。
きるため、液晶層への直流分の印加を低減できる。
施例の構造を示し、(a)は上視図、(b)は(a)の
A−A’における薄膜トランジスタ部の断面図、(c)
は(a)のB−B’における交差部の断面図である。
し、(a)は上視図、(b)は(a)のA−A’におけ
る薄膜トランジスタ部の断面図である。
を用いた液晶ディスプレイの概略を示し、(b)は
(a)の等価回路図である。
は薄膜トランジスタのゲ−ト電極に印加される信号電圧
を示す図である。
断面図、(b)は短絡欠陥の生じたアクティブマトリッ
クス基板の等価回路図である図である。
施例の構造を示す図である。
を示す図である。
す図である。
す図である。
実施例の構造を示す図である。
回路を示す図である。
実施例の構造を示す図である。
示す図である。
実施例の構造を示す図である。
例の構造を示す図である。
示す図である。
実施例の構造を示す図である。
例の構造を示す図である。
実施例の構造を示す図である。
回路を示す図である。
ある。
実施例の構造を示す図である。
す図である。
る。
図である。
する短絡欠陥の救済をしめす図である。
Claims (15)
- 【請求項1】 所定の基板上に、薄膜トランジスタと、
この薄膜トランジスタのゲートに接続された走査線と、
前記薄膜トランジスタのソースに接続されたデータ線
と、前記薄膜トランジスタを介して前記データ線に接続
された画素電極とを具備したアクティブマトリックス基
板において、 表面が絶縁膜で履われた前記走査線と、前記薄膜トラン
ジスタを構成するゲート絶縁膜で覆われた半導体層と、
前記薄膜トランジスタを構成するゲート電極とを順次積
層した構造を有することを特徴とするアクティブマトリ
ックス基板。 - 【請求項2】 前記走査線と前記データ線の交差部に枕
部を具備したことを特徴とする請求項1記載のアクティ
ブマトリックス基板。 - 【請求項3】 前記走査線と平行に保持容量線が設置さ
れ、前記保持容量線と前記データ線の交差部に枕部を具
備したことを特徴とする請求項1記載のアクティブマト
リックス基板。 - 【請求項4】 前記走査線と平行に保持容量線が設置さ
れ、前記画素電極と前記保持容量線の重なり部に枕部を
具備したことを特徴とする請求項1記載のアクティブマ
トリックス基板。 - 【請求項5】 前記走査線と前記画素電極の重なり部に
枕部を具備したことを特徴とする請求項1記載のアクテ
ィブマトリックス基板。 - 【請求項6】 前記枕部として、前記ゲート電極と同一
材料の層を用いたことを特徴とする請求項2,3,4ま
たは5記載のアクティブマトリックス基板。 - 【請求項7】 前記枕部として、前記薄膜トランジスタ
を構成する半導体層と同一材料の層を用いたことを特徴
とする請求項2,3,4または5記載のアクティブマト
リックス基板。 - 【請求項8】 前記枕部として、前記ゲート電極と同一
材料の層と、前記薄膜トランジスタを構成する半導体層
と同一材料の層とを用いたことを特徴とする請求項2,
3,4または5記載のアクティブマトリックス基板。 - 【請求項9】 前記走査線と前記データ線の交差部に、
タンタル酸化物層と二酸化珪素層の2層構造が介在され
ていることを特徴とする請求項1記載のアクティブマト
リックス基板。 - 【請求項10】 前記走査線と前記画素電極の重なり部
にタンタル酸化物層と二酸化珪素層の2層構造が介在さ
れていることを特徴とする請求項1記載のアクティブマ
トリックス基板。 - 【請求項11】 前記走査線と前記ゲート電極が容量結
合されていることを特徴とする請求項1記載のアクティ
ブマトリックス基板。 - 【請求項12】 前記薄膜トランジスタのMOS容量C
tft と、前記走査線と前記ゲート電極で構成された結合
容量Ccup とが Ccup >Ctft の関係を満たしていることを特徴とする請求項1記載の
アクティブマトリックス基板。 - 【請求項13】 前記薄膜トランジスタのMOS容量C
tft の絶縁抵抗Rtft と、前記走査線と前記ゲート電極
で構成された結合容量Ccup の絶縁抵抗Rcup が Rtft >Rcup の関係を満たしていることを特徴とする請求項1記載の
アクティブマトリックス基板。 - 【請求項14】 前記データ線が共通電極、前記走査線
および画素電極とでそれぞれ構成する容量と、前記薄膜
トランジスタのMOS容量Ctft を加えた前記データ線
の総容量Cdataと、前記走査線と前記ゲート電極で構成
された結合容量Ccup とが Cdata>Ccup の関係を満たしていることを特徴とする請求項1記載の
アクティブマトリックス基板。 - 【請求項15】 前記ゲート電極と前記画素電極が同時
形成されたものであることを特徴とする請求項1記載の
アクティブマトリックス基板。
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EP (1) | EP0484965A3 (ja) |
JP (1) | JP3024661B2 (ja) |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1983004323A1 (en) * | 1982-05-28 | 1983-12-08 | Nissan Motor Company, Limited | Method and device for automatically adjusting working position of robot |
JPH08160451A (ja) * | 1994-12-05 | 1996-06-21 | Furontetsuku:Kk | アクティブマトリクス液晶表示素子 |
KR20000021351A (ko) * | 1998-09-28 | 2000-04-25 | 김영환 | 액정표시장치 |
US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
US7098086B2 (en) | 1999-08-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing thereof |
US7465957B2 (en) | 2001-09-26 | 2008-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2010232645A (ja) * | 2009-03-05 | 2010-10-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
US8232946B2 (en) | 2006-12-07 | 2012-07-31 | Lg Display Co., Ltd. | Liquid crystal display and driving method thereof |
JP2012194560A (ja) * | 2012-04-25 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2013047808A (ja) * | 2000-01-17 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2013101364A (ja) * | 2012-12-19 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
JP2013178522A (ja) * | 2000-02-22 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2014052640A (ja) * | 1999-02-24 | 2014-03-20 | Semiconductor Energy Lab Co Ltd | 表示装置、表示モジュール及び電子機器 |
JP2014081640A (ja) * | 1999-12-27 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 表示装置 |
JP2014238589A (ja) * | 2014-07-09 | 2014-12-18 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
JP2015165309A (ja) * | 2015-03-26 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
JP2016021067A (ja) * | 2015-07-24 | 2016-02-04 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
US9917107B2 (en) | 2001-07-27 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
JP2794499B2 (ja) * | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US5600155A (en) * | 1995-01-03 | 1997-02-04 | Xerox Corporation | Array with metal scan lines controlling semiconductor gate lines |
US5557534A (en) * | 1995-01-03 | 1996-09-17 | Xerox Corporation | Forming array with metal scan lines to control semiconductor gate lines |
US5608557A (en) * | 1995-01-03 | 1997-03-04 | Xerox Corporation | Circuitry with gate line crossing semiconductor line at two or more channels |
KR100338480B1 (ko) * | 1995-08-19 | 2003-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
GB2333393B (en) * | 1995-08-19 | 2000-03-29 | Lg Electronics Inc | Wiring structure for a liquid crystal display device and a method of manufacturing the same. |
KR0156202B1 (ko) * | 1995-08-22 | 1998-11-16 | 구자홍 | 액정표시장치 및 그 제조방법 |
US6746905B1 (en) | 1996-06-20 | 2004-06-08 | Kabushiki Kaisha Toshiba | Thin film transistor and manufacturing process therefor |
US5879959A (en) * | 1997-01-17 | 1999-03-09 | Industrial Technology Research Institute | Thin-film transistor structure for liquid crystal display |
US5994174A (en) * | 1997-09-29 | 1999-11-30 | The Regents Of The University Of California | Method of fabrication of display pixels driven by silicon thin film transistors |
JP3980167B2 (ja) | 1998-04-07 | 2007-09-26 | 株式会社日立製作所 | Tft電極基板 |
JP2000193938A (ja) * | 1998-12-28 | 2000-07-14 | Fujitsu Ltd | 液晶表示装置の駆動方法 |
TW478169B (en) * | 1999-07-16 | 2002-03-01 | Seiko Epson Corp | Electro optical device and the projection display device using the same |
JP4700156B2 (ja) * | 1999-09-27 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TW526462B (en) * | 2000-04-06 | 2003-04-01 | Chi Mei Optoelectronics Corp | Method for reducing flicker and uneven brightness of LCD screen |
EP1168451A3 (en) * | 2000-06-27 | 2005-11-09 | Canon Kabushiki Kaisha | Semiconductor device, and radiation detection device and radiation detection system having same |
TWI245957B (en) * | 2000-08-09 | 2005-12-21 | Hitachi Ltd | Active matrix display device |
JP4210041B2 (ja) * | 2001-03-30 | 2009-01-14 | 東京エレクトロン株式会社 | 熱処理装置 |
TWI288443B (en) | 2002-05-17 | 2007-10-11 | Semiconductor Energy Lab | SiN film, semiconductor device, and the manufacturing method thereof |
US7192812B2 (en) * | 2002-12-20 | 2007-03-20 | Seiko Epson Corporation | Method for manufacturing electro-optical substrate |
JP4198485B2 (ja) * | 2003-02-17 | 2008-12-17 | 東芝松下ディスプレイテクノロジー株式会社 | 表示装置用電極基板 |
KR101146418B1 (ko) * | 2004-11-08 | 2012-05-17 | 엘지디스플레이 주식회사 | 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법 |
CN101957530B (zh) * | 2009-07-17 | 2013-07-24 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
US9018631B2 (en) * | 2010-06-15 | 2015-04-28 | Sharp Kabushiki Kaisha | Semiconductor device and display device equipped with same |
US8952379B2 (en) | 2011-09-16 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2013039126A1 (en) | 2011-09-16 | 2013-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9082663B2 (en) | 2011-09-16 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9653614B2 (en) | 2012-01-23 | 2017-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
CN103956365B (zh) | 2014-04-30 | 2017-02-22 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
CN107706196B (zh) * | 2017-09-28 | 2021-05-25 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2081018B (en) * | 1980-07-31 | 1985-06-26 | Suwa Seikosha Kk | Active matrix assembly for display device |
GB2169746B (en) * | 1984-11-13 | 1988-09-14 | Sharp Kk | Thin film transistor |
JPS63101829A (ja) * | 1986-10-17 | 1988-05-06 | Nec Corp | アクテイブ・マトリツクス液晶表示装置およびその製造方法 |
JPS62247337A (ja) * | 1987-01-30 | 1987-10-28 | Seiko Epson Corp | 液晶表示装置 |
JPS63263743A (ja) * | 1987-04-22 | 1988-10-31 | Alps Electric Co Ltd | 薄膜トランジスタアレイおよびその製法 |
US4918504A (en) * | 1987-07-31 | 1990-04-17 | Nippon Telegraph And Telephone Corporation | Active matrix cell |
JPS6452130A (en) * | 1987-08-24 | 1989-02-28 | Toshiba Corp | Liquid crystal display device |
JPH01219721A (ja) * | 1988-02-19 | 1989-09-01 | Internatl Business Mach Corp <Ibm> | 金属絶縁物構造体及び液晶表示装置 |
JPH01283519A (ja) * | 1988-05-10 | 1989-11-15 | Sanyo Electric Co Ltd | 液晶表示装置 |
JPH0213928A (ja) * | 1988-07-01 | 1990-01-18 | Sharp Corp | 薄膜トランジスタアレイ |
JPH0816756B2 (ja) * | 1988-08-10 | 1996-02-21 | シャープ株式会社 | 透過型アクティブマトリクス液晶表示装置 |
JPH02106723A (ja) * | 1988-10-17 | 1990-04-18 | Toppan Printing Co Ltd | 薄膜トランジスタアレイ |
JPH02120724A (ja) * | 1988-10-31 | 1990-05-08 | Toshiba Corp | 薄膜トランジスタ回路 |
JPH02165124A (ja) * | 1988-12-19 | 1990-06-26 | Fujitsu Ltd | アクティブマトリクス型液晶表示装置およびその駆動方法 |
US4990460A (en) * | 1989-01-27 | 1991-02-05 | Nec Corporation | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
-
1991
- 1991-10-01 JP JP25373391A patent/JP3024661B2/ja not_active Expired - Lifetime
- 1991-11-08 EP EP19910119064 patent/EP0484965A3/en not_active Withdrawn
- 1991-11-08 US US07/790,253 patent/US5614730A/en not_active Expired - Lifetime
Cited By (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1983004323A1 (en) * | 1982-05-28 | 1983-12-08 | Nissan Motor Company, Limited | Method and device for automatically adjusting working position of robot |
US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
JPH08160451A (ja) * | 1994-12-05 | 1996-06-21 | Furontetsuku:Kk | アクティブマトリクス液晶表示素子 |
KR20000021351A (ko) * | 1998-09-28 | 2000-04-25 | 김영환 | 액정표시장치 |
JP2014052640A (ja) * | 1999-02-24 | 2014-03-20 | Semiconductor Energy Lab Co Ltd | 表示装置、表示モジュール及び電子機器 |
JP2018018090A (ja) * | 1999-02-24 | 2018-02-01 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
JP2017010049A (ja) * | 1999-02-24 | 2017-01-12 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
JP2016095518A (ja) * | 1999-02-24 | 2016-05-26 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
JP2014222349A (ja) * | 1999-02-24 | 2014-11-27 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
US9466622B2 (en) | 1999-08-31 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising a thin film transistor and a storage capacitor |
JP2010282216A (ja) * | 1999-08-31 | 2010-12-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
US7501685B2 (en) | 1999-08-31 | 2009-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising pixel portion |
US9250490B2 (en) | 1999-08-31 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device including light shielding film |
US8253140B2 (en) | 1999-08-31 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device having capacitor wiring |
JP2015008336A (ja) * | 1999-08-31 | 2015-01-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US8933455B2 (en) | 1999-08-31 | 2015-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising pixel |
US7098086B2 (en) | 1999-08-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing thereof |
US8552431B2 (en) | 1999-08-31 | 2013-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising pixel portion |
US7982267B2 (en) | 1999-08-31 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Projector including display device |
US8970576B2 (en) | 1999-12-27 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and driving method thereof |
US9412309B2 (en) | 1999-12-27 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and driving method thereof |
JP2014081640A (ja) * | 1999-12-27 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 表示装置 |
US10467961B2 (en) | 2000-01-17 | 2019-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
US9087476B2 (en) | 2000-01-17 | 2015-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
US9368089B2 (en) | 2000-01-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
JP2013047808A (ja) * | 2000-01-17 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US10522076B2 (en) | 2000-01-17 | 2019-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Display system and electrical appliance |
JP2015111276A (ja) * | 2000-01-17 | 2015-06-18 | 株式会社半導体エネルギー研究所 | 表示装置及び電気器具 |
JP2013178522A (ja) * | 2000-02-22 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9869907B2 (en) | 2000-02-22 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US9318610B2 (en) | 2000-02-22 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
US10854636B2 (en) | 2001-07-27 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
US9917107B2 (en) | 2001-07-27 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Metal wiring and method of manufacturing the same, and metal wiring substrate and method of manufacturing the same |
US7939827B2 (en) | 2001-09-26 | 2011-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US7465957B2 (en) | 2001-09-26 | 2008-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8183569B2 (en) | 2001-09-26 | 2012-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8502231B2 (en) | 2001-09-26 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8232946B2 (en) | 2006-12-07 | 2012-07-31 | Lg Display Co., Ltd. | Liquid crystal display and driving method thereof |
US11955537B2 (en) | 2009-03-05 | 2024-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US10686061B2 (en) | 2009-03-05 | 2020-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US9941393B2 (en) | 2009-03-05 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US10326008B2 (en) | 2009-03-05 | 2019-06-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2019159339A (ja) * | 2009-03-05 | 2019-09-19 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP2010232645A (ja) * | 2009-03-05 | 2010-10-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2012194560A (ja) * | 2012-04-25 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2013101364A (ja) * | 2012-12-19 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
JP2014238589A (ja) * | 2014-07-09 | 2014-12-18 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
JP2015165309A (ja) * | 2015-03-26 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
JP2016021067A (ja) * | 2015-07-24 | 2016-02-04 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
US5614730A (en) | 1997-03-25 |
EP0484965A3 (en) | 1993-12-01 |
JP3024661B2 (ja) | 2000-03-21 |
EP0484965A2 (en) | 1992-05-13 |
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---|---|---|
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