JPH0525532U - メモリ保護回路 - Google Patents

Abstract

(57)【要約】 【目的】 この考案は、Ｓ／Ｗ処理実行中のアドレス信
号４をメモリ２に格納することにより、ＳＥＱエラー発
生時にエラー処理段階でエラー発生の状態をプログラム
的に識別できるようにするためになされたものである。 【構成】 Ｓ／Ｗ処理実行アドレスを格納するメモリア
ドレスを示すＩＮＣレジスタ２１と、格納するためのラ
イト信号２０を生成するノアゲート１９と、一定周期ご
とに割込み信号を生成するＲＴＣ回路１２と、ＲＴＣが
入力するとＳＥＱエラーフラグ１４を有意にするＳＥＱ
エラーフラグ回路１３と、プログラムが規定のルートを
通過するとＳＥＱエラーフラグ１４をリセットするＳＥ
Ｑチェックカウンタ１７と、ＳＥＱエラー信号１６を出
力するラッチ１５から構成される。 【効果】 Ｓ／Ｗ処理実行中のアドレス信号４がメモリ
２に格納されるので、ＳＥＱエラー発生時、エラー処理
段階でエラー発生の状態がプログラム的に識別できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案はＳ／Ｗ処理がなされている間、ＣＰＵから出力されるアドレス信号 を順次格納しておくことによって、Ｓ／Ｗの暴走を示すシーケンス（以下、ＳＥ Ｑと呼ぶ。）エラーが発生した場合、ＳＥＱエラー発生の状態をエラー処理時に 識別できるメモリ保護回路に関するものである。

【０００２】

【従来の技術】

図３は、従来のメモリ保護回路を示すブロック図である。図において、１はＣ ＰＵ、２はメモリ、３はデータ信号、４はアドレス信号、５はライト信号、６は リード信号、７はアドレス信号４をデコードするアドレスデコーダ、８はアドレ スデコーダ７でデコーダされたアドレス信号、９は計算機の基本周期を与える発 振回路、１０は発振回路９が出力するクロック、１１は一定周期ごとにＳ／Ｗに 起動をかけるための割込み信号を生成するリアルタイムクロック（以下、ＲＴＣ と呼ぶ。）回路、１２はＲＴＣ回路１１が出力するＲＴＣ、１３はＲＴＣ１２が 入力してからリセットされるまで出力を有意にするＳＥＱエラーフラグ回路、１ ４はＳＥＱエラーフラグ回路１３が出力するＳＥＱエラーフラグ、１５はＳＥＱ エラーフラグ１４がリセットされる前に次のＲＴＣ１２が入力した場合にエラー 信号を出力するラッチ、１６はＳＥＱエラー信号、１７はプログラムが規定のル ートを通過するとＳＥＱエラーフラグ１４をリセットするＳＥＱチェックカウン タ、１８はＳＥＱチェックカウンタ１７が出力するリセット信号である。

【０００３】 図４は、従来のメモリ保護回路のタイミングチャートである。Ｓ／Ｗ処理サイ クルＴ１はＳＥＱエラーが発生しない場合を示しており、Ｓ／Ｗ処理サイクルＴ ２はＳＥＱエラーが発生した場合を示している。

【０００４】 まずＳ／Ｗ処理サイクルＴ１でＳＥＱエラーが発生しない場合の回路の動作を 説明する。ＲＴＣ回路１１は正常にＳ／Ｗ処理が実行された場合の最長Ｓ／Ｗ処 理時間より長い周期でＲＴＣ１２を発生する。ｔ１１でＣＰＵ１にＲＴＣ１２が 入力するとＳ／Ｗ処理が開始され、同時にＳＥＱエラーフラグ１４が有意となる 。プログラムが通過するべきルートの数カ所に、設定した入出力アドレスへのラ イト命令が書き込まれており、このルートを通過する毎にＳＥＱチェックカウン タ１７がカウントアップする。１つのプログラムについて何カ所のチェックポイ ントを設けるかをあらかじめ決めておき、全チェックポイントを通過するとＳＥ Ｑチェックカウンタ１７はオーバーフローし、ｔ１２でリセット信号１８を出力 する。ＳＥＱエラーフラグ１４はこのリセット信号１８でリセットされ、ｔ３で 次のＲＴＣ１２が入力してもＳＥＱエラー信号１６は出力されない。

【０００５】 Ｓ／Ｗ処理サイクルＴ２では、ｔ１３でＣＰＵ１にＲＴＣ１２が入力するとＳ ／Ｗ処理が開始され、同時にＳＥＱエラーフラグ１４が有意となるところまでは Ｓ／Ｗ処理サイクルＴ１と同様である。Ｓ／Ｗが暴走し、全チェックポイントを 通過しなければＳＥＱエラーフラグ１４はリセットされないので、次のＲＴＣ１ ２が入力するとラッチ１５からＳＥＱエラー信号１６が有意となって出力される 。ＣＰＵ１はＳＥＱエラー信号１６を検出すると次の処理を中止し、エラー処理 を実行する。

【０００６】

【考案が解決しようとする課題】

上記のように従来のメモリ保護回路では、ＳＥＱエラーの発生によってＣＰＵ １がエラー処理に移行した場合、エラー処理においてＳＥＱエラー発生の状態が 識別できないという課題があった。

【０００７】 この考案はこのような課題を解決するためになされたもので、あらかじめイン クリメントレジスタ（以下、ＩＮＣレジスタと呼ぶ。）に設定しておいたメモリ アドレスに、Ｓ／Ｗ処理実行中のアドレス信号４を順次書き込むようにしたこと で、ＳＥＱエラーが発生した場合、エラー発生の状態をエラー処理の段階でプロ グラム的に識別できるようにすることを目的とする。

【０００８】

【課題を解決するための手段】

この考案によるメモリ保護回路は、Ｓ／Ｗ処理実行中のアドレス信号４を順次 格納していくためのメモリアドレスを示すＩＮＣレジスタと、アドレス信号４を メモリ２に書き込むためのライト信号を出力するノアゲートと、Ｓ／Ｗに起動を かけるためのＲＴＣ１２を一定周期ごとに発生するＲＴＣ回路１１と、プログラ ムが規定のルートを通って実行されることによりリセット信号１８を生成するＳ ＥＱチェックカウンタ１７と、ＲＴＣ１２が入力してからリセットされるまでＳ ＥＱエラーフラグ１４を有意にするＳＥＱエラーフラグ回路１３と、ＳＥＱエラ ーフラグ１４がリセットされる前に次のＲＴＣ１２が入力してきた時にＳＥＱエ ラー信号１６を出力するラッチ１５とを設けて、ＳＥＱエラーが発生したときに エラー発生時の状態をエラー処理の段階でプログラム的に識別できるようにした ものである。

【０００９】

【作用】

この考案によるメモリ保護回路は、Ｓ／Ｗ処理実行中にＣＰＵ１から出力され るアドレス信号４を順次ＩＮＣレジスタに示されるメモリアドレスに格納してい き、ＳＥＱエラーが発生したときにエラー発生時の状態をエラー処理の段階でプ ログラム的に識別できるようにしたものである。

【００１０】

【実施例】

実施例１． 図１はこの考案の１実施例を示すブロック図である。図において、１９はライ ト信号５とリード信号６の論理和をとるノアゲート、２０はノアゲート１９から 出力されるアドレス信号４をメモリ２に書き込むためのライト信号、２１はＳ／ Ｗ処理実行中にＣＰＵ１から出力されるアドレス信号４を順次格納していくメモ リアドレスを示すＩＮＣレジスタ、２２はＩＮＣレジスタ２１が出力するアドレ ス信号である。

【００１１】 図２は一実施例のタイミングチャートである。Ｓ／Ｗ処理サイクルＴ１はＳＥ Ｑエラーが発生しない場合を示しており、Ｓ／Ｗ処理サイクルＴ２はＳＥＱエラ ーが発生した場合を示している。

【００１２】 Ｓ／Ｗ処理サイクルＴ１では、まずｔ１１でＣＰＵ１にＲＴＣ１２が入力する とＳＥＱエラーフラグ１４が有意となり、Ｓ／Ｗ処理が開始される。ＲＴＣ１２ が入力するとＩＮＣレジスタ２１には初期値がロードされ、アドレス信号２２が 出力する。Ｓ／Ｗ処理中にＣＰＵ１からライト信号５またはリード信号６が出力 するとノアゲート１９からライト信号２０が出力し、このときにＣＰＵ１から出 力されているアドレス信号４がメモリ２に書き込まれる。アドレス信号４を格納 するメモリアドレスはＩＮＣレジスタ２１から出力するアドレス信号２２で示さ れており、このアドレス値はライト信号２０が入力する度に１インクリメントす る。このようにしてプログラム実行中のアドレス信号４は、順次↑のタイミング でメモリ２に格納されていく。プログラムが規定のルートをすべて通過すると、 従来例でＳＥＱエラーが発生していない場合と同様に、ｔ１２でＳＥＱチェック カウンタ１７からリセット信号１８が出力し、ＳＥＱエラーフラグ１４はリセッ トされるので、ＳＥＱエラー信号１６は出力されない。次のＲＴＣ１２が入力す るとＣＰＵ１は次のプログラム処理を開始し、再び初期値がロードされたＩＮＣ レジスタ２１の示すメモリアドレスにアドレス信号４が格納されていく。従って 、メモリ２には常に最新の１サイクルのプログラム実行アドレスが格納される。

【００１３】 Ｓ／Ｗ処理サイクルＴ２ではＳＥＱエラーが発生している。この場合、ｔ１３ でＣＰＵ１にＲＴＣ１２が入力してからアドレス信号４をＩＮＣレジスタ２１で 示されるメモリアドレスに格納していくことはＳＥＱエラーが発生していない場 合と同様である。しかしＳＥＱエラーが発生しプログラムが規定のルートを通過 しないと、ＳＥＱチェックカウンタ１７からリセット信号１８が出力されず、ｔ １４でＳＥＱエラーフラグ１４がリセットされる前に次のＲＴＣ１２が出力され るので、ＳＥＱエラー信号１６が出力される。ＣＰＵ１はＳＥＱエラー信号１６ を検出すると次の処理を中止し、エラー処理を実行する。

【００１４】

【考案の効果】

この考案は以上説明したとおり、常に最新の１サイクルのＳ／Ｗ処理実行アド レスをメモリ２に格納しておくことで、ＳＥＱエラーが発生した場合、発生した エラー情報をＣＰＵ１のエラー処理の段階でプログラム的に識別できるという効 果がある。

【図面の簡単な説明】

【図１】この考案の１実施例を示すブロック図である。

【図２】１実施例のタイミングチャートを示す図であ
る。

【図３】従来例を示すブロック図である。

【図４】従来例のタイミングチャートを示す図である。

【符号の説明】 １ ＣＰＵ ２ メモリ ３ データ信号 ４ アドレス信号 ５ ライト信号 ６ リード信号 ７ アドレスデコーダ ８ アドレス信号 ９ 発振回路 １０ クロック １１ ＲＴＣ回路 １２ ＲＴＣ １３ ＳＥＱエラーフラグ回路 １４ ＳＥＱエラーフラグ １５ ラッチ １６ ＳＥＱエラー信号 １７ ＳＥＱチェックカウンタ １８ リセット信号 １９ ノアゲート ２０ ライト信号 ２１ ＩＮＣレジスタ ２２ アドレス信号

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 Ｓ／Ｗの処理がなされている間、ＣＰＵ
   から出力されるアドレス信号を順次格納していくための
   メモリアドレスを示すインクリメントレジスタと、ＣＰ
   Ｕから出力されるアドレス信号を順次メモリに格納して
   いくためのライト信号を出力するノアゲートと、一定周
   期ごとにＳ／Ｗに起動をかけるための割込み信号を生成
   するリアルタイムクロック回路と、リアルタイムクロッ
   クが入力してからリセットされるまでシーケンスエラー
   フラグを有意にするシーケンスエラーフラグ回路と、プ
   ログラムが規定のルートを通過することによってシーケ
   ンスエラーフラグをリセットする信号を出力するシーケ
   ンスチェックカウンタと、シーケンスエラーフラグがリ
   セットされる前に次のリアルタイムクロックが入力した
   場合にシーケンスエラー信号を出力するラッチとを設け
   たことを特徴とするメモリ保護回路。