JPH05235340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05235340A JPH05235340A JP3678892A JP3678892A JPH05235340A JP H05235340 A JPH05235340 A JP H05235340A JP 3678892 A JP3678892 A JP 3678892A JP 3678892 A JP3678892 A JP 3678892A JP H05235340 A JPH05235340 A JP H05235340A
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- Japan
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- film
- insulating film
- semiconductor
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 本発明は,半導体装置において,サイドウォ
ールを形成する方法に関し,凹部に埋め込まれた多結晶
シリコン膜の回りにサイドウォールを形成することを目
的とする。 【構成】 半導体基板1上に形成された導体または半導
体4の凸部の回りに絶縁膜2からなるサイドウォール5
を形成するに際して, 半導体基板1上に絶縁膜2を形成
する工程と, 該絶縁膜2に凹部3を形成する工程と, 該
凹部3に導体または半導体4を埋め込む工程と, 該絶縁
膜2を他の物質と反応させて体積を膨張する工程と, 該
絶縁膜2を異方性エッチングして該絶縁膜2の回りにサ
イドウォール5を形成する工程とを含むように,また,
前記絶縁膜2を他の物質と反応させて, 体積を膨張する
に際して, 該導体または半導体4上に膨張した絶縁膜2
の厚さを, 該絶縁膜2の厚さとほぼ等しくするように構
成する。
ールを形成する方法に関し,凹部に埋め込まれた多結晶
シリコン膜の回りにサイドウォールを形成することを目
的とする。 【構成】 半導体基板1上に形成された導体または半導
体4の凸部の回りに絶縁膜2からなるサイドウォール5
を形成するに際して, 半導体基板1上に絶縁膜2を形成
する工程と, 該絶縁膜2に凹部3を形成する工程と, 該
凹部3に導体または半導体4を埋め込む工程と, 該絶縁
膜2を他の物質と反応させて体積を膨張する工程と, 該
絶縁膜2を異方性エッチングして該絶縁膜2の回りにサ
イドウォール5を形成する工程とを含むように,また,
前記絶縁膜2を他の物質と反応させて, 体積を膨張する
に際して, 該導体または半導体4上に膨張した絶縁膜2
の厚さを, 該絶縁膜2の厚さとほぼ等しくするように構
成する。
Description
【0001】
【産業上の利用分野】本発明は微細な半導体素子で用い
られるサイドウォールを形成する方法に関する。
られるサイドウォールを形成する方法に関する。
【0002】高度情報処理社会はますます発達してお
り,より大容量,より高速なコンピュータの存在が必要
となる。この為にはコンピュータの基本部品である集積
回路素子の大容量化,高速化,延いては,これら集積回
路素子の基板要素であるトランジスタの高集積化,超微
細化が望まれている。
り,より大容量,より高速なコンピュータの存在が必要
となる。この為にはコンピュータの基本部品である集積
回路素子の大容量化,高速化,延いては,これら集積回
路素子の基板要素であるトランジスタの高集積化,超微
細化が望まれている。
【0003】本発明は,こうした要求にもとずき,絶縁
膜等の凹部に埋め込まれたポリSi膜の回りにサイドウォ
ールを形成する方法を提案する。
膜等の凹部に埋め込まれたポリSi膜の回りにサイドウォ
ールを形成する方法を提案する。
【0004】
【従来の技術】図4は従来例の説明図である。図におい
て,22はSi基板, 23はポリSi膜, 24はSiO2膜, 25はサイ
ドウォールである。
て,22はSi基板, 23はポリSi膜, 24はSiO2膜, 25はサイ
ドウォールである。
【0005】従来,サイドウォールの形成は良く知られ
ているように,図4に工程順模式断面図で示したように
して形成される。即ち,図4(a)に示すように,Si基
板22上に凸部あるいは突起として形成された電極配線用
のポリSi膜23あるいは金属膜にサイドウォールを形成す
るために, 先ず, 図4(b)に示すように,CVD法等
でSiO2膜24を被覆する。
ているように,図4に工程順模式断面図で示したように
して形成される。即ち,図4(a)に示すように,Si基
板22上に凸部あるいは突起として形成された電極配線用
のポリSi膜23あるいは金属膜にサイドウォールを形成す
るために, 先ず, 図4(b)に示すように,CVD法等
でSiO2膜24を被覆する。
【0006】そして,SiO2膜のエッチバック,あるいは
異方性ドライエッチングにより,図4(c)に示すよう
なサイドウォール25を形成する。
異方性ドライエッチングにより,図4(c)に示すよう
なサイドウォール25を形成する。
【0007】
【発明が解決しようとする課題】しかし,図2(c)に
示すような,孔に埋め込まれたポリSi膜の回りにサイド
ウォールを形成しようとする場合,一旦,ポリSi膜の回
りの物質を除去してから,改めてサイドウォールを形成
する必要があった。
示すような,孔に埋め込まれたポリSi膜の回りにサイド
ウォールを形成しようとする場合,一旦,ポリSi膜の回
りの物質を除去してから,改めてサイドウォールを形成
する必要があった。
【0008】従って,本発明は上記欠点を解消し,凹部
の孔に埋め込まれたポリSi膜の回りにサイドウォールを
形成することを目的として提供されるものである。
の孔に埋め込まれたポリSi膜の回りにサイドウォールを
形成することを目的として提供されるものである。
【0009】
【課題を解決するための手段】図1は本発明の原理説明
図である。図において,1は半導体基板,2は絶縁膜,
3は凹部,4は導体あるいは半導体, 5はサイドウォー
ルである。
図である。図において,1は半導体基板,2は絶縁膜,
3は凹部,4は導体あるいは半導体, 5はサイドウォー
ルである。
【0010】図1に問題点を解決するための手段を工程
順模式断面図で示す。図1により本発明を説明する。半
導体基板1上に形成された導体あるいは半導体4の凸部
の回りに絶縁膜2からなるサイドウォール5を形成する
に際して,先ず,図1(a)に示すように,半導体基板
1上の十分厚い絶縁膜2に基板1まで達するか,或い
は,途中までの凹部3を形成する。
順模式断面図で示す。図1により本発明を説明する。半
導体基板1上に形成された導体あるいは半導体4の凸部
の回りに絶縁膜2からなるサイドウォール5を形成する
に際して,先ず,図1(a)に示すように,半導体基板
1上の十分厚い絶縁膜2に基板1まで達するか,或い
は,途中までの凹部3を形成する。
【0011】次に,図1(b)に示すように,CVD法
等で,絶縁膜2の凹部3に,エッチバック法,或いは,
選択成長法で導体,或いは金属膜4を埋め込む。図1
(c)に示すように,絶縁膜2を酸素等と反応させて,
導体,あるいは半導体を酸化物として,その体積を膨張
させ,導体,或いは半導体4上に絶縁物2を形成する。
等で,絶縁膜2の凹部3に,エッチバック法,或いは,
選択成長法で導体,或いは金属膜4を埋め込む。図1
(c)に示すように,絶縁膜2を酸素等と反応させて,
導体,あるいは半導体を酸化物として,その体積を膨張
させ,導体,或いは半導体4上に絶縁物2を形成する。
【0012】図1(d)に示すように,絶縁膜2を異方
性エッチングして,絶縁膜2の回りにサイドウォール5
を形成する。これらの工程を行うことにより,絶縁膜等
の孔や窪みなど凹部に埋め込まれたポリSi膜等の電極膜
の回りにサイドウォールを形成できる。
性エッチングして,絶縁膜2の回りにサイドウォール5
を形成する。これらの工程を行うことにより,絶縁膜等
の孔や窪みなど凹部に埋め込まれたポリSi膜等の電極膜
の回りにサイドウォールを形成できる。
【0013】
【作用】従来は,凹部に埋め込まれていたポリSi膜等の
電極膜の回りにサイドウォールを付けようとすると,一
旦は,ポリSi膜の回りの物質を除去して,ポリSi膜を露
出する必要があったが,本発明により,回りの物質を除
去する必要がなくなり,プロセスが短縮される。
電極膜の回りにサイドウォールを付けようとすると,一
旦は,ポリSi膜の回りの物質を除去して,ポリSi膜を露
出する必要があったが,本発明により,回りの物質を除
去する必要がなくなり,プロセスが短縮される。
【0014】
【実施例】図2, 図3は本発明の一実施例の工程順模式
断面図である。図において,6はSi基板またはSOI基
板,7はパッドSiO2膜,8は Si3N4膜,9は第1のSiO2
膜,10は孔, 11はソース・ドレイン電極用ポリSi膜, 12
は第1の熱SiO2膜,13は第1のサイドウォールSiO2膜,
14は第2のSiO2膜,15はフィールドSiO2膜, 16は第2の
SiO2膜,17は第2のサイドウォールSiO2膜,18はゲート
電極用ポリSi膜, 19はPSG膜,20はソース・ドレイン
用拡散層, 21はソース・ドレイン電極である。
断面図である。図において,6はSi基板またはSOI基
板,7はパッドSiO2膜,8は Si3N4膜,9は第1のSiO2
膜,10は孔, 11はソース・ドレイン電極用ポリSi膜, 12
は第1の熱SiO2膜,13は第1のサイドウォールSiO2膜,
14は第2のSiO2膜,15はフィールドSiO2膜, 16は第2の
SiO2膜,17は第2のサイドウォールSiO2膜,18はゲート
電極用ポリSi膜, 19はPSG膜,20はソース・ドレイン
用拡散層, 21はソース・ドレイン電極である。
【0015】本発明の一実施例として, MOSFETの
製作に利用した例を図2,図3により説明する。先ず,
図2(a)に示すように,p型10ΩcmのSi基板あるいは
SOI基板6上にパッドSiO2膜7を熱拡散法により 300
Åの厚さに形成する。
製作に利用した例を図2,図3により説明する。先ず,
図2(a)に示すように,p型10ΩcmのSi基板あるいは
SOI基板6上にパッドSiO2膜7を熱拡散法により 300
Åの厚さに形成する。
【0016】次に,CVD法で, Si3N4膜8を 1,000Å
の厚さに形成する。続いて, CVD法で,第1のSiO2膜
9を1μmの厚さに形成する。図2(b)に示すよう
に,Si基板6まで達するソース・ドレイン領域形成用の
孔10を開口する。
の厚さに形成する。続いて, CVD法で,第1のSiO2膜
9を1μmの厚さに形成する。図2(b)に示すよう
に,Si基板6まで達するソース・ドレイン領域形成用の
孔10を開口する。
【0017】図2(c)に示すように,CVD法によ
り,孔10の中にソース・ドレイン電極用ポリSi膜11を
1.2μmの厚さに埋め込む。方法はSi基板6上全面にポ
リSi膜11を被覆後, エッチバックするか,ポリッシング
するか, 或いはまた, Si基板6上にポリSi膜11を選択成
長する。
り,孔10の中にソース・ドレイン電極用ポリSi膜11を
1.2μmの厚さに埋め込む。方法はSi基板6上全面にポ
リSi膜11を被覆後, エッチバックするか,ポリッシング
するか, 或いはまた, Si基板6上にポリSi膜11を選択成
長する。
【0018】図2(d)に示すように,酸素(O2)雰囲気
中において熱処理し,ポリSi膜11を酸化し, ポリSi膜11
上に第1の熱SiO2膜12を1μmの厚さに形成するが, そ
の厚さはほぼ第1のSiO2膜9の厚さに匹敵する厚さとす
る。
中において熱処理し,ポリSi膜11を酸化し, ポリSi膜11
上に第1の熱SiO2膜12を1μmの厚さに形成するが, そ
の厚さはほぼ第1のSiO2膜9の厚さに匹敵する厚さとす
る。
【0019】この時,ポリSi膜11の厚さは約 0.5μmと
なる。この場合に, ポリSi膜11を更に酸化すると, ポリ
Si膜11上に形成した第1の熱SiO2膜12を次の異方性エッ
チングの後も残すことができる。
なる。この場合に, ポリSi膜11を更に酸化すると, ポリ
Si膜11上に形成した第1の熱SiO2膜12を次の異方性エッ
チングの後も残すことができる。
【0020】図2(e)に示すように,第1の熱SiO2膜
12を異方性ドライエッチングして,ポリSi膜11の周囲に
第1のサイドウォールSiO2膜13を形成する。この後,図
3(f)に示すように,Si基板6全面に第2のSiO2膜を
被覆し,エッチバック,或いは異方性のドライエッチン
グを行う。
12を異方性ドライエッチングして,ポリSi膜11の周囲に
第1のサイドウォールSiO2膜13を形成する。この後,図
3(f)に示すように,Si基板6全面に第2のSiO2膜を
被覆し,エッチバック,或いは異方性のドライエッチン
グを行う。
【0021】次に,図3(g)に示すように,第2のSi
O2膜14をマスクとして Si3N4膜8の不要部分をエッチン
グ除去し,熱酸化を行ってMOSFETの領域を画定す
るフィールドSiO2膜15, 及び第2の熱SiO2膜16を形成す
る。
O2膜14をマスクとして Si3N4膜8の不要部分をエッチン
グ除去し,熱酸化を行ってMOSFETの領域を画定す
るフィールドSiO2膜15, 及び第2の熱SiO2膜16を形成す
る。
【0022】続いて, 図3(h)に示すように,第2の
熱SiO2膜16を異邦性ドライエッチングして, 第2のサイ
ドウォールSiO2膜17を形成し, 図3(i)に示すよう
に,ソースドレイン電極用ポリSi膜11の間の開口部に,
ゲート電極用ポリSi膜18を埋め込む。
熱SiO2膜16を異邦性ドライエッチングして, 第2のサイ
ドウォールSiO2膜17を形成し, 図3(i)に示すよう
に,ソースドレイン電極用ポリSi膜11の間の開口部に,
ゲート電極用ポリSi膜18を埋め込む。
【0023】図3(j)に示すように,通常のMOSF
ETの工程と同様に,Si基板6全面にカバー用PSG膜
19を被覆し, ソース・ドレイン電極用のスルーホールを
開口し, ソース・ドレイン用の不純物を注入し, 活性化
アニールによりソース・ドレイン拡散層20を形成し,最
後にソース・ドレイン電極用のアルミニウムをスバッタ
法で被覆し,パターニングを行いソース・ドレイン電極
21を形成して, MOSFETを完成する。
ETの工程と同様に,Si基板6全面にカバー用PSG膜
19を被覆し, ソース・ドレイン電極用のスルーホールを
開口し, ソース・ドレイン用の不純物を注入し, 活性化
アニールによりソース・ドレイン拡散層20を形成し,最
後にソース・ドレイン電極用のアルミニウムをスバッタ
法で被覆し,パターニングを行いソース・ドレイン電極
21を形成して, MOSFETを完成する。
【0024】
【発明の効果】以上説明したように,本発明によれば,
従来は,凹部に埋め込まれていたポリSi膜等の電極膜の
回りにサイドウォールを付けようとすると,一旦は,ポ
リSi膜の回りの物質を除去して,ポリSi膜を露出する必
要があったが,本発明により,ポリSi膜周囲の物質を除
去する必要がなくなり,プロセス工程が短縮される。
従来は,凹部に埋め込まれていたポリSi膜等の電極膜の
回りにサイドウォールを付けようとすると,一旦は,ポ
リSi膜の回りの物質を除去して,ポリSi膜を露出する必
要があったが,本発明により,ポリSi膜周囲の物質を除
去する必要がなくなり,プロセス工程が短縮される。
【図1】 本発明の原理説明図
【図2】 本発明の一実施例の説明図(その1)
【図3】 本発明の一実施例の説明図(その2)
【図4】 従来例の説明図
1 半導体基板 2 絶縁膜 3 凹部 4 導体あるいは半導体 5 サイドウォール 6 Si基板またはSOI基板 7 パッドSiO2膜 8 Si3N4膜 9 第1のSiO2膜 10 孔 11 ソース・ドレイン電極用ポリSi膜 12 第1の熱SiO2膜 13 第1のサイドウォールSiO2膜 14 第2のSiO2膜 15 フィールドSiO2膜 16 第2のSiO2膜 17 第2のサイドウォールSiO2膜 18 ゲート電極用ポリSi膜 19 PSG膜 20 ソース・ドレイン用拡散層 21 ソース・ドレイン電極
Claims (2)
- 【請求項1】 半導体基板(1) 上に形成された導体また
は半導体(4) の凸部の回りに絶縁膜(2) からなるサイド
ウォール(5) を形成するに際して, 半導体基板(1) 上に絶縁膜(2) を形成する工程と, 該絶縁膜(2) に凹部(3) を形成する工程と, 該凹部(3) に導体または半導体(4) を埋め込む工程と, 該絶縁膜(2) を他の物質と反応させて体積を膨張する工
程と, 該絶縁膜(2) を異方性エッチングして該絶縁膜(2) の回
りにサイドウォール(5) を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項2】 前記絶縁膜(2) を他の物質と反応させ
て, 体積を膨張するに際して, 該導体または半導体(4)
上に膨張した絶縁膜(2) の厚さを, 該絶縁膜(2) の厚さ
とほぼ等しくすることを特徴とする請求項1記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3678892A JPH05235340A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3678892A JPH05235340A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05235340A true JPH05235340A (ja) | 1993-09-10 |
Family
ID=12479531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3678892A Withdrawn JPH05235340A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05235340A (ja) |
-
1992
- 1992-02-25 JP JP3678892A patent/JPH05235340A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |