JPH05218301A - キヤパシタ構造及びその製造方法 - Google Patents

キヤパシタ構造及びその製造方法

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JPH05218301A
JPH05218301A JP4285427A JP28542792A JPH05218301A JP H05218301 A JPH05218301 A JP H05218301A JP 4285427 A JP4285427 A JP 4285427A JP 28542792 A JP28542792 A JP 28542792A JP H05218301 A JPH05218301 A JP H05218301A
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etching
trenches
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capacitor
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Gottlieb S Oehrlein
ゴツトリイブ・エス・オエハレイン
Vishnubhai V Patel
ビシユヌブハイ・ヴイ・パテル
Alfred Grill
アルフレツド・エヌエムエヌ・グリル
Rodney T Hodgson
ロドニイ・テイー・ハドソン
Gary W Rubloff
ジエアリ・ダブリユ・ラブロフ
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Abstract

(57)【要約】 【目的】容量が増加したキヤパシタ構造を提案する。 【構成】本発明は１つ又は２つ以上のメインの深さ方向
トレンチ１６及びこのメインの深さ方向トレンチ１６か
ら延びる１つ又は２つ以上のラテラル方向トレンチ１８
を含む容量が増加したキヤパシタ構造を提供する。この
キヤパシタ構造は交互になつている第１の材料の領域１
２及び第２の材料の領域１４、好適にはシリコン領域及
び非シリコン領域（例えば交互になつているシリコン領
域及びゲルマニウム領域又は交互になつているシリコン
領域及び炭素領域）を有する。この交互になつている領
域のエツチ特性を利用してラテラル方向トレンチ１８を
選択的にエツチ２２し、これによつてキヤパシタ構造の
表面積及び容量を増加させる。またこのキヤパシタ構造
を製造する方法を提供する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキヤパシタ構造及びその
製造方法に関し、特に半導体分野において使用する面積
の広いキヤパシタ構造について、メインの深さ方向トレ
ンチから延びるラテラル方向トレンチを有するキヤパシ
タ構造に適用して好適なものである。このラテラル方向
トレンチは非シリコンに対するシリコンのエツチ特性を
利用することによつて形成される。
【０００２】
【従来の技術】半導体デバイス製造技術においては効率
的にデバイス密度を向上させてコスト競争力を維持する
ように絶えず努力がなされて来た。その結果、超大規模
集積回路（ＶＬＳＩ）技術及び超々大規模集積回路（Ｕ
ＬＳＩ）技術は構造の寸法がサブ−ミクロンの世界に突
入し、現在ではパターンの特徴サイズがナノメートルの
範囲という物理的限界に近づきつつある。予見可能の将
来において従来の平面的手法による半導体デバイス設計
は原子の絶対的な物理的限界に到達する。従来、ダイナ
ミツク・ランダム・アクセス・メモリ（ＤＲＡＭ）設計
者は先端技術における最も厳しい挑戦に直面して来た。
例えば64ｋＤＲＡＭの設計者達は記憶用キヤパシタの充
電容量に関して実際にその物理的限界に既に到達してし
まつたことが分かつた。これは環境的放射又は粒子放射
の存在において信号を検出するのに必要な最小量の充電
が製造材料に本質的に存在するからである。現在では50
×10-15 〔Ｆ〕の範囲の記憶容量が物理的限界と考えら
れている。実際的な見地からもこのような限界のために
ＤＲＡＭのキヤパシタ構造として用いることができる領
域は制限されていた。また記憶用キヤパシタによつて利
用される半導体基板の表面積を削減するように厳しく制
限されて来た。キヤパシタ構造の材料の厚さが低下した
ために既存の１メカビツト（〔Mbit〕）ＤＲＡＭ技術は
回路設計においてプレナデバイスを用いる。４〔Mbit〕
ＤＲＡＭから始まつて３次元構造の世界においては簡単
な単一デバイス／キヤパシタメモリセルを変えて深さ方
向の次元にキヤパシタを与えるという点までは研究され
て来た。このような設計においてキヤパシタ構造は半導
体基板の表面のトレンチ内に形成された。さらに一段と
高密度の設計においては他のキヤパシタ構造設計の形
態、例えばキヤパシタ構造を転送デバイス上にスタツク
するような設計が提案されている。
【０００３】
【発明が解決しようとする課題】ＤＲＡＭ技術の進歩は
多数の点でマイクロエレクトロニクス技術に影響を与
え、かくして現在ではチツプ上の減少しつつある面積内
に十分な容量をもつ記憶用キヤパシタを製造することが
困難になつたことによつて、ＤＲＡＭ技術の進歩はかな
りの部分において制限される。現在ＤＲＡＭの世界は２
つの方向に分かれ、一方は単結晶シリコンのウエハ内に
トレンチキヤパシタを作ることを追求し、他方はウエハ
表面の頂部上にキヤパシタを製造するスタツクトキヤパ
シタを追求している。スタツクトキヤパシタを用いるこ
とにより、例えば電極材料（ポリシリコン、シリサイド
等）の選択において種々の新しい処理選択肢が考えられ
る。トレンチキヤパシタの場合、深さ10〔μｍ〕以上で
幅が0.15〔μｍ〕／0.25〔μｍ〕のトレンチウエルをエ
ツチするのは極めて難しく、しかもその後トレンチ表面
上に極薄誘電体層を製造したり、トレンチを充填するこ
となども極めて難しいのでトレンチキヤパシタを拡張で
きるかは確かではない。
【０００４】かくして当分野においてはシリコン基板上
又はシリコン基板内のキヤパシタによつて占有される面
積を増大させずにキヤパシタの容量を増加させるような
面積の大きいキヤパシタ構造に対する要求が引き続き存
在している。
【０００５】かくして本発明の目的はシリコン基板上又
はシリコン基板内のキヤパシタによつて占有される面積
を増大させずに、従来のキヤパシタ構造と比べて面積の
広い、従つて容量が増加したキヤパシタ構造を提供する
ことである。
【０００６】また本発明の目的はこのようなキヤパシタ
構造を生成する方法を提供することである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、１つ又は２つ以上のメインの深さ
方向トレンチ１６及び１つ又は２つ以上のメインの深さ
方向トレンチ１６のそれぞれから延びる１つ又は２つ以
上のラテラル方向トレンチ１８を含み、交互になつてい
る第１の材料の領域１２及び第２の材料の領域１４を有
し、当該第１の材料の領域１２及び第２の材料の領域１
４を介して１つ又は２つ以上のメインの深さ方向トレン
チ１６は延び、第１の材料の領域１２は第２の材料の領
域１４と異なるエツチ特性を有し、かつ第１の材料の領
域１２及び第２の材料の領域１４のうちの少なくとも１
つは非シリコン領域を含むようにする。
【０００８】
【作用】簡単に述べると、本発明はウエハの表面上に材
料層、好適にはシリコン領域及び非シリコン領域を交互
に堆積することによつて製造されたＤＲＡＭ用キヤパシ
タ構造を含む。交互になつている層を形成するこの材料
（例えばシリコン領域及び非シリコン領域）のエツチ特
性を利用して一方の材料（例えばシリコン領域又は非シ
リコン領域のいずれか）をラテラル方向に選択的にエツ
チするが、他方の材料はほどんどエツチされない。その
結果得られたラテラル方向トレンチにより、キヤパシタ
によつて占有されるウエハの面積量を増大させずにキヤ
パシタ構造の表面積を増大させる。
【０００９】一実施例において交互になつている領域は
ウエハの表面上に純粋なポリシリコン（Ｓｉ）及びポリ
ゲルマニウム（Ｇｅ）又はポリゲルマニウムの代わりに
ゲルマニウム／シリコン（Ｇｅ／Ｓｉ）合金の極薄層を
交互に連続的に堆積することを含む。この交互になつて
いる層は超高真空化学気相成長（ＵＨＶ−ＣＶＤ）を用
いてウエハ表面上に堆積され、その後異方性エツチング
及び等方性エツチングを組み合わせてこの多層構造をエ
ツチすることにより、所望のキヤパシタ構造を形成す
る。
【００１０】特にこの多層構造はエツチされてパターン
化されることにより、バイアのような深さ方向構造（メ
インの深さ方向トレンチ）の中央領域を定義する。この
パターン化は側壁不活性化を伴わない高度に異方性のド
ライエツチングによつてなされる。次にこの露出した層
の側壁が選択的等方性エツチの化学作用を用いてラテラ
ル方向にエツチされることにより、Ｓｉ又はＧｅ若しく
はＧｅ／ＳＩを腐食する。この結果得られたフイン状の
スタツクトキヤパシタの形状は等角の誘電体を堆積さ
れ、次にバイアを充填することによりキヤパシタデバイ
スが生成される。
【００１１】他の実施例においては交互になつている極
薄層は高濃度にドープされたポリシリコン及び炭素
（Ｃ）を含む。この炭素層は酸素プラズマを用いて完全
にエツチされることにより、ラテラル方向トレンチを形
成し、これによつてキヤパシタ構造の表面積が増大する
のでキヤパシタ構造の容量が増加する。
【００１２】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１３】この明細書においてドーピングとは半導体
材料に不純物を添加することを言う。ドーピングにより
ｎ- 型半導体及びｐ- 型半導体を製造することができる
と共に、導電率の程度を変えることができる。一般にド
ーピングの範囲が大きくなればなるほど導電率は一段と
高くなる。
【００１４】ｎ- 型材料とはドナー型不純物によりドー
プされた半導体材料のことを言い、従つてｎ- 型材料は
電子を介して電流を伝える。ｐ- 型材料とはアクセプタ
型不純物によりドープされた半導体材料のことを言い、
従つてｐ- 型材料はホールの移動を介して電流を伝え
る。
【００１５】エツチングとは材料を化学的に腐食するこ
とにより、エツチされた回路として所望のパターンを形
成することを言う。例えばエツチされた回路は基板をコ
ーテングしている材料をエツチングして導体及び端子の
必要なパターンを与えることによつて生成され得、この
導体及び端子に個々の構成部品がはんだ付けされる。選
択的エツチングとは、例えば回路製造において半導体構
造又はキヤパシタ構造内のある材料の選択された部分を
他の部分から除去するようなエツチングの使用のことを
言う。
【００１６】等方性エツチングとは、これによつてエツ
チ速度が水平なウエハ表面について水平方向及び垂直方
向においてほぼ同一であるプロセスのことを言う。異方
性エツチングとはエツチ速度が例えばプラズマウエハイ
ンタフエース又はシリコン結晶軸によつて決定された２
つの異なる方向においてほぼ異なるプロセスのことを言
う。
【００１７】キヤパシタとは誘電体（又は絶縁体）によ
つて分離された２つの導通電極又は導通プレートを基本
構造とする電子回路の受動素子のことを言う。キヤパシ
タの容量（単位フアラド〔Ｆ〕）はキヤパシタの電極間
に与えられた電圧の単位当たりのキヤパシタに蓄えられ
る電荷の量である。トレンチキヤパシタとは半導体基板
の水平な表面に形成された深さ方向トレンチ内に形成さ
れたキヤパシタのことを言う。スタツクトキヤパシタと
は半導体基板上にキヤパシタをスタツクすることによつ
て形成されたキヤパシタのことを言う。キヤパシタ構造
においてラテラル方向トレンチ（又は水平方向トレン
チ）とはキヤパシタデバイスに配設された深さ方向トレ
ンチから水平方向に延びるトレンチのことを言う。
【００１８】ＲＩＥとは反応性イオンエツチングのこと
である。ＥＣＲとは電子サイクロトロン共鳴エツチング
のことを言う。不活性化とはプレナ半導体デバイスの表
面上に薄い酸化膜又は他の絶縁フイルムを成長させるか
又は堆積して露出した接合部を汚染及び短絡から保護す
るプロセスのことを言い、側壁不活性化とは側壁につい
てのこのプロセスのことを言う。
【００１９】ＣＶＤとは化学気相成長のことを言い、こ
のときガス内又はガスと表面とのインタフエースにおけ
る化学反応がガスと表面とのインタフエースにおいて固
体材料を堆積する。イオン注入とは例えば半導体基板を
ドーピングするイオン注入のことを言う。
【００２０】エピタキシヤル成長とは単結晶材料の表面
上に単結晶材料を成長させることを言い、当該明細書に
おいては温度、雰囲気、フロー及び幾何学的形状が十分
に制御されたチヤンバ内においてウエハ上にシリコン含
有物（例えばＳｉＨ4 、「シラン」）からシリコンを堆
積することによつてシリコンウエハ上に単結晶シリコン
を成長させることである。
【００２１】エピタキシとは、結晶性物質の表面上に成
長した単結晶材料の薄膜内における原子の状態が結晶物
質の結晶格子と単結晶材料の結晶格子とがほぼ完全に一
致していること示している状態のことを言う。エピタキ
シヤルシリコンフイルム内の原子は下層のシリコンの完
全なアレイ状態と同じように完全なアレイ状態に配列さ
れているので原子配列及び配列方位において本来の均整
を示している。
【００２２】この明細書においてシリコンは他において
示さないかぎりポリシリコン（多結晶シリコン）、無定
形シリコン（非結晶質シリコン）及び微小結晶シリコン
を含む。ゲルマニウムは好適にはポリゲルマニウム（po
lygermanium ）、無定形ゲルマニウム及び微小結晶ゲル
マニウムを含む。炭素は好適にはダイアモンド炭素を含
み、このダイアモンド炭素は炭素原子間におけるsp＆su
b ３．混成結合より優勢である。
【００２３】本発明の広い概念は１つ又は２つ以上のメ
インの深さ方向トレンチ及びこのメインの深さ方向トレ
ンチから延びる１つ又は２つ以上のラテラル方向トレン
チを含むキヤパシタ構造を提案する。このキヤパシタ構
造は交互になつている第１の材料の領域及び第２の材料
の領域（好適にはシリコン領域及び非シリコン領域）を
有し（又はこのキヤパシタ構造は交互になつている第１
の材料の領域及び第２の材料の領域から形成されてい
た）、この第１の材料の領域及び第２の材料の領域を介
してメインの深さ方向トレンチが延びる。キヤパシタ構
造のラテラル方向トンレチは第１の材料の領域及び第２
の材料の領域のいずれかを選択的にラテラル方向にエツ
チングすることにより生じ、これは第１の材料の領域が
第２の材料の領域と異なるエツチ特性を有するからであ
る。このキヤパシタ構造の第１の材料の領域及び第２の
材料の領域のうちの少なくとも１つは非シリコン領域を
含む。
【００２４】このキヤパシタ構造はトレンチキヤパシタ
又はスタツクトキヤパシタであつてよい。本発明のスタ
ツクトキヤパシタ構造において交互になつている領域は
好適にはシリコン領域及び非シリコン領域の交互になつ
ている層を含む。
【００２５】交互になつているシリコン領域及び非シリ
コン領域は２つの領域が異なるエツチ特性を有するよう
に選択され、一方の領域は他方の領域をエツチングせず
に選択的にエツチされ得る。シリコン領域及び非シリコ
ン領域の好適な組合わせはシリコン領域及びゲルマニウ
ム領域、シリコン領域及びゲルマニウム／シリコン合金
領域並びにシリコン領域及び炭素領域である。
【００２６】所望のエツチ特性次第で、シリコン領域は
ドープされたシリコン又はドープされてないシリコンで
あつてよい。ドープされたシリコンは例えばホウ素によ
りドープされたシリコンのようなｐ- にドープされたシ
リコン又はヒ素若しくはリンによりドープされたシリコ
ンのようなｎ- にドープされたシリコンである。
【００２７】一実施例において本発明は半導体デバイス
のウエハ表面上にスタツクされたキヤパシタ構造を提供
する。このキヤパシタ構造は１つ又は２つ以上の多層化
セル及び１つ又は２つ以上のメインの深さ方向トレンチ
を含む。このメインの深さ方向トレンチは多層化セルを
囲む。各多層化セルはドープされたポリシリコンからな
る深さ方向領域及びこの多層化セルを囲むメインの深さ
方向トレンチから延びる１つ又は２つ以上のラテラル方
向トレンチを含む。ラテラル方向トレンチはドープされ
たポリシリコンからなる層間に配置される。さらにこの
キヤパシタ構造は多層化セル上をオーバーレイし、かつ
メインの深さ方向トレンチ内に延びるドープされたポリ
シリコンの頂部層を含む。さらにラテラル方向トレンチ
間に配置されるドープされたポリシリコン層は誘電体に
より被覆され得る。この誘電体被膜はドープされたポリ
シリコンを酸化し又は酸化物層を堆積することによつて
（例えば化学気相成長によつて）形成され得る。金属層
のような導電層はドープされたポリシリコンの頂部層上
に適用されることにより、キヤパシタ構造のすべてのデ
バイスを接続することができる。
【００２８】本発明のキヤパシタ構造のこの実施例をト
ランジスタ素子を含む半導体デバイス内に組み入れるこ
とができる。トランジスタ素子は半導体ウエハ表面及び
多層化セル間においてキヤパシタ構造の各多層化セルの
下に配置され、酸化物層がこのトランジスタ素子を覆
う。ドープされたポリシリコンからなる頂部層は半導体
デバイスのキヤパシタ構造についての電極として機能す
る。
【００２９】また本発明はキヤパシタ構造の製造方法を
提供する。この方法は交互になつている第１の材料の領
域及び第２の材料の領域（好適にはシリコン領域及び非
シリコン領域）を有するキヤパシタ部材を形成し、次に
この第１の材料の領域及び第２の材料の領域を介して深
さ方向にエツチングすることによつてキヤパシタ部材内
に１つ又は２つ以上のメインの深さ方向トレンチをエツ
チングする。次に１つ又は２つ以上のラテラル方向トレ
ンチが第１の材料の領域及び第２の材料の領域のいずれ
かを選択的にラテラル方向にエツチングすることによつ
てメインの深さ方向トレンチからエツチされる。この第
１の材料の領域及び第２の材料の領域は異なるエツチ特
性を有し、これはこの選択的ラテラル方向エツチングを
考慮しているためであり、この２つの領域のうちの少な
くとも１つの領域は非シリコン領域である。これらのラ
テラル方向トレンチはキヤパシタ構造の表面積を増大さ
せ、これによつてこのキヤパシタ構造の容量を増加させ
る。当業者には周知のいかなる適正なエツチング手段を
利用してもキヤパシタ構造を製造することができる。こ
のエツチングはドライエツチング又はウエツトエツチン
グであり得、第１の領域及び第２の領域（例えばシリコ
ン領域及び非シリコン領域）の選択には適正なエツチン
グ手段が部分的に要求される。例えば幾つかのドライエ
ツチングは反応性イオンエツチングのような側壁不活性
化を伴う等方性ドライエツチング又は側壁不活性化を伴
わない等方性ドライエツチングを含む。またＥＣＲは適
正なエツチング手段である。また例えば当業者に周知の
幾つかの適正なエツチングガスはシリコンをエツチング
する際にはＳＦ6 、ゲルマニウムをエツチングする際に
はＣＦ4 ／Ｈ2 、炭素をエツチングする際には酸素であ
る。また例えば塩素の化学作用を用いることによつてメ
インの深さ方向トレンチのエツチと同時にラテラル方向
トレンチをエツチすることができる。
【００３０】本発明のこれらの特徴は以下の好適な実施
例によつて一段と容易に理解することができる。
【００３１】例１ 一実施例において本発明は交互になつているＳｉ及びＧ
ｅ層並びに等方性ドライエツチング／異方性ドライエツ
チングを用いて形成される面積の広いスタツクトキヤパ
シタ構造を提供する。面積が広く高密度のスタツクトキ
ヤパシタ構造は、（１）交互になつているＳｉ及びＧｅ
層を低温で堆積し、かつ（２）異方性ドライエツチング
プロセス及び等方性ドライエツチングプロセスを交互に
実行することにより、スタツクトキヤパシタを製造する
ことによつて形成される。
【００３２】特にスタツクトキヤパシタ構造は異方性エ
ツチング及び等方性エツチングを組み合わせて多層のＳ
ｉ−Ｇｅ層をエツチングすることによつて形成される。
図１（Ａ）に示すように交互になつている純粋なポリシ
リコン１２及びポリゲルマニウム１４の層がウエハ１０
の表面上に堆積される。この個々の層は低温の超高真空
化学気相成長（ＵＨＶ／ＣＶＤ）処理を用いて極薄構造
（例えば約 300〔Å〕〜 500〔Å〕）として製造され、
この処理により、熱損傷を受けないような温度（ 450
〔℃〕以下）において高品質のＳｉ−Ｇｅ濃縮物のプロ
フアイルを堆積することができる。その後これらの極薄
層は面積の広いスタツクトキヤパシタ構造に変わる。
【００３３】多層構造の堆積後パターン化してこの多層
構造内にメインの深さ方向トレンチ１６を定義する。現
在の技術の特色を示す最小サイズのパターンの特徴を組
み入れているパターンを用いた場合、このメインの深さ
方向トレンチ１６は図１（Ｂ）に示すように側壁不活性
化を用いずに高度に異方性のドライエツチング２０（例
えば反応性イオンエツチング）を用いて形成される。
【００３４】次に多層構造の交互になつている層は等方
性エツチの化学作用を用いてラテラル方向にエツチさ
れ、この等方性エツチの化学作用は図１（Ｃ）及び
（Ｄ）に示すようにＳｉ材料又はＧｅ材料のいずれかを
選択的に腐食する。図１（Ｃ）に示すようにＧｅ１４が
符号２２においてラテラル方向にエツチされることによ
り、メインの深さ方向トレンチ１６からラテラル方向ト
レンチ１８が形成される。図１（Ｄ）においてＳｉ１２
´が符号２２´においてラテラル方向にエツチされるこ
とにより、メインの深さ方向トレンチ１６´からラテラ
ル方向トレンチ１８´が形成される。例えばＧｅを選択
的にエツチングしてＳｉをエツチングしない適正なエツ
チ液はＣＦ4 ／Ｈ2 であり、Ｓｉを選択的にエツチング
してＧｅをエツチングしない適正なエツチ液はＳＦ6 で
ある。
【００３５】このラテラル方向エツチングステツプはこ
の構造にかなり大きな表面積を与え、これにより単に所
与の最小サイズのパターンの特徴におけるリソグラフイ
定義によつて得られる容量よりも単位チツプ面積当たり
の容量は一段と増加する。
【００３６】またエツチの化学作用の適正な選択によつ
て深さ方向エツチング及びラテラル方向エツチングを組
み合わせることができる。
【００３７】異方性エツチング及び選択的等方性エツチ
ングの組合わせに従つてフイン状のスタツクトキヤパシ
タ形状が形成され、等角の誘電体を堆積して次にバイア
を充填（例えばポリＳｉのＣＶＤ）することにより、通
常ＤＲＡＭ技術において用いられるようなキヤパシタデ
バイスが形成される。
【００３８】他の実施例は多結晶材料の代わりに無定形
Ｓｉ又は微小結晶Ｓｉ及び又はＧｅ層を使用することが
でき、これらの堆積は熱ＣＶＤ又はプラズマ−エンハン
ス型ＣＶＤである。十分な選択性が得られるならば、Ｓ
ｉＧｅ合金層をＧｅ層の代わりに用いてもよい。最後に
選択的Ｓｉ／Ｇｅエピタキシを利用して低温（ 600
〔℃〕以下）でウエハ表面上に単結晶のＳｉフイルムを
成長させることにより、ポリＳｉにおける粒子境界構造
についての問題を一段と良好に処理する。
【００３９】例２ 他の実施例において本発明は交互になつている炭素及び
シリコン層を用いて形成される、面積の広いスタツクト
キヤパシタ構造を提供する。この実施例においては炭
素、特にダイヤモンド炭素とシリコンとの非常に大きい
エツチ速度比を利用して図２〜図４に示すようなスタツ
クトキヤパシタ構造を製造する。トランジスタデバイス
２４とそれに結合したライン２６が形成された後、ウエ
ハの全表面２８は比較的厚い酸化物層３０により被覆さ
れ、この酸化物層３０は周知の技術により平面化され
る。次に高濃度にドープされたポリシリコン層３２が酸
化物層３０上に置かれ、続いて図２（Ａ）に示すように
一連の交互になつている炭素層３４及びポリシリコン層
３２が堆積される。
【００４０】ホール３６が交互になつている炭素層３４
及びポリシリコン層３２を介して厚い酸化物層３０まで
開口され、酸化物層３０がトランジスタデバイスの表面
２８上にある導電接続部までエツチされることにより、
トランジスタデバイス２４上に多層化セル３８が形成さ
れる（図２（Ｂ）及び図３（Ｂ）を参照）。図３（Ａ）
に示すようにホール３６は高濃度にドープされた（導通
状態の）ポリシリコン５４により充填されて元のスタツ
クの表面まで戻つて平面化される。
【００４１】次に図３（Ｂ）に示すようにメインの深さ
方向トレンチ４０が炭素層３４及びポリシリコン層３２
内において酸化物層３０までエツチされることによりセ
ル３８が形成され、すべての炭素層３４は酸素プラズマ
を用いて水平方向にエツチ５２されることによりラテラ
ル方向トレンチ４２が形成される。
【００４２】ポリシリコン３２の全表面が酸化されるこ
とにより、スタツクトキヤパシタ構造に誘電体被膜４４
が形成される。次に図４に示すように誘電体被膜４４の
全表面は高濃度にドープされた導通ポリシリコン４６に
より被覆されて当該キヤパシタ構造の電極として動作す
る。導通層４８が設けられたことにより、低抵抗率のパ
スをもつすべてのデバイスを接地に接続することができ
る。
【００４３】その結果得られたキヤパシタ構造は上面か
ら見ると、多層化セルの中央を形成するポリシリコンか
らなるボルトを有する。この多層化セルはこれらのポリ
シリコンからなるボルト及びラテラル方向トレンチを含
み、このラテラル方向トレンチはポリシリコンからなる
ボルトから延びて、多層化セルを囲む深さ方向トレンチ
に達している。このラテラル方向トレンチが占有してい
る空間は以前ダイヤモンドのような炭素が占有していた
空間である。かくしてこのラテラル方向トレンチは炭素
層が以前にそうであつたようにポリシリコン層間に配置
される。これらのポリシリコン層はポリシリコンからな
るボルトと連続している。
【００４４】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成の双方について種々の変
更を加えてもよい。
【００４５】
【発明の効果】上述のように本発明によれば、基板上に
ポリシリコン領域及び非ポリシリコン領域を交互に連続
的に堆積し、この交互になつているポリシリコン領域及
び非ポリシリコン領域を介して１つ又は２つ以上のメイ
ンの深さ方向トレンチを形成する。次にポリシリコン領
域及び非ポリシリコン領域のエツチ特性を利用してこれ
らの領域のいずれか一方を選択的にラテラル方向にエツ
チングすることにより、深さ方向から延びるラテラル方
向トレンチを形成し、最後に等角の誘電体を堆積してこ
のバイアをポリシリコンにより充填することによつて一
段と広い面積を有するキヤパシタ構造を形成でき、これ
によつてキヤパシタ構造の容量が格段的に増加した。
【図面の簡単な説明】
【図１】図１はＤＲＡＭ用スタツクトキヤパシタのため
の面積の広いキヤパシタ構造を製造する方法の各処理ス
テツプ段階における断面図を示し、特に図１（Ａ）は多
層ポリＳｉ−ポリＧｅ構造の堆積を示し、図１（Ｂ）は
この多層構造を介しての深さ方向エツチングを示し、図
１（Ｃ）はＧｅのラテラル方向選択的エツチングを示
し、図１（Ｄ）はＳｉのラテラル方向選択的エツチング
を示す。
【図２】図２はＤＲＡＭ用スタツクトキヤパシタのため
の面積の広いキヤパシタ構造を製造する方法の処理ステ
ツプの一部の各段階における断面図を示し、特に図２
（Ａ）はドープされた多層ポリＳｉ−炭素構造の堆積を
示し、図２（Ｂ）はこの多層構造を介してのホールの開
口を示す。
【図３】図３はＤＲＡＭ用スタツクトキヤパシタのため
の面積の広いキヤパシタ構造を製造する方法の処理ステ
ツプの一部の各段階における断面図を示し、特に図３
（Ａ）は高濃度にドープされたポリシリコンによるこの
ホールへの充填を示し、図３（Ｂ）は高濃度にドープさ
れたポリシリコンを介しての深さ方向エツチング及び炭
素の選択的ラテラル方向エツチングを示す。
【図４】図４はＤＲＡＭ用スタツクトキヤパシタのため
の面積の広いキヤパシタ構造を製造する方法の最終処理
ステツプにおける断面図を示し、誘電体を形成してこの
誘電体被膜を高濃度にドープされたポリシリコンにより
被覆し、次にさらに導通材料層を被覆したところを示
す。
【符号の説明】
１０……ウエハ、１２、１２´……ポリシリコン、１４
……ポリゲルマニウム、１６、１６´、４０……深さ方
向トレンチ、１８、１８´、４２……ラテラル方向トレ
ンチ、２０……異方性ドライエツチング、２４……トラ
ンジスタデバイス、２６……ライン、２８……ウエハ表
面、３０……酸化物層、３２、４６、５４……ポリシリ
コン層、３４……炭素層、３６……ホール、３８……多
層化セル、４４……誘電体被膜、４８……導通層、５２
……水平方向エツチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビシユヌブハイ・ヴイ・パテル アメリカ合衆国、ニユーヨーク州10598、 ヨークタウン・ハイツ、ウイロウエイ・ス トリート 2289番地 (72)発明者 アルフレツド・エヌエムエヌ・グリル アメリカ合衆国、ニユーヨーク州10605、 ホワイト・プレーンズ、オーバールツク・ ロード 85番地 (72)発明者 ロドニイ・テイー・ハドソン アメリカ合衆国、ニユーヨーク州10562、 オサイニング、パインズ・ブリツジ・ロー ド 822番地 (72)発明者 ジエアリ・ダブリユ・ラブロフ アメリカ合衆国、ニユーヨーク州10597、 ワツカブツク、レツドコート・レーン （番地なし)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】１つ又は２つ以上のメインの深さ方向トレ
    ンチ及び上記１つ又は２つ以上のメインの深さ方向トレ
    ンチのそれぞれから延びる１つ又は２つ以上のラテラル
    方向トレンチを具え、交互になつている第１の材料の領
    域及び第２の材料の領域を有し、当該第１の材料の領域
    及び第２の材料の領域を介して上記１つ又は２つ以上の
    メインの深さ方向トレンチは延び、上記第１の材料の領
    域は上記第２の材料の領域と異なるエツチ特性を有し、
    かつ上記第１の材料の領域及び上記第２の材料の領域の
    うちの少なくとも１つは非シリコン領域を具えることを
    特徴とするキヤパシタ構造。
  2. 【請求項２】１つ又は２つ以上のメインの深さ方向トレ
    ンチ及び上記１つ又は２つ以上のメインの深さ方向トレ
    ンチのそれぞれから延びる１つ又は２つ以上のラテラル
    方向トレンチを具え、交互になつている第１の材料の領
    域及び第２の材料の領域から形成され、当該第１の材料
    の領域及び第２の材料の領域を介して上記１つ又は２つ
    以上のメインの深さ方向トレンチは延び、上記第１の材
    料の領域は上記第２の材料の領域と異なるエツチ特性を
    有し、かつ上記第１の材料の領域及び上記第２の材料の
    領域のうちの少なくとも１つは非シリコン領域を含むこ
    とを特徴とするキヤパシタ構造。
  3. 【請求項３】容量が増加したキヤパシタ構造を製造する
    方法において、 交互になつている第１の材料の領域及び第２の材料の領
    域を有し、上記第１の材料の領域は上記第２の材料の領
    域と異なるエツチ特性を有し、上記第１の材料の領域及
    び上記第２の材料の領域のうちの少なくとも１つは非シ
    リコン領域を含むようになされたキヤパシタ部材を形成
    するステツプと、 上記第１の材料の領域及び上記第２の材料の領域を介し
    て深さ方向にエツチングすることによつて上記キヤパシ
    タ部材内に１つ又は２つ以上のメインの深さ方向トレン
    チをエツチングするステツプと、 上記第１の材料の領域及び上記第２の材料の領域のうち
    の１つを選択的にラテラル方向にエツチングすることに
    よつて上記１つ又は２つ以上のメインの深さ方向トレン
    チから１つ又は２つ以上のラテラル方向トレンチをエツ
    チングするステツプとを具えることを特徴とするキヤパ
    シタ構造製造方法。
  4. 【請求項４】半導体デバイスのウエハ表面上にスタツク
    されたキヤパシタ構造において、上記キヤパシタ構造
    は、 １つ又は２つ以上の多層化セルと、 上記１つ又は２つ以上の多層化セルのそれぞれを囲む１
    つ又は２つ以上のメインの深さ方向トレンチとを含み、 上記１つ又は２つ以上の各多層化セルはドープされたポ
    リシリコンからなる深さ方向領域及び１つ又は２つ以上
    のラテラル方向トレンチを含み、このラテラル方向トレ
    ンチはドープされたポリシリコンからなる層間に配置さ
    れた上記多層化セルを囲むメインの深さ方向トレンチの
    うちの１つから延びることを特徴とするキヤパシタ構
    造。
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