JPH0521742A - Semiconductor memory - Google Patents
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- JPH0521742A JPH0521742A JP3198714A JP19871491A JPH0521742A JP H0521742 A JPH0521742 A JP H0521742A JP 3198714 A JP3198714 A JP 3198714A JP 19871491 A JP19871491 A JP 19871491A JP H0521742 A JPH0521742 A JP H0521742A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体メモリに関
し、特に、スタックトキャパシタセル型ＭＯＳダイナミ
ックＲＡＭに適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and is particularly suitable for application to a stacked capacitor cell type MOS dynamic RAM.
【０００２】[0002]
【従来の技術】高集積のＭＯＳダイナミックＲＡＭとし
て、１個のＭＯＳトランジスタ（アクセストランジス
タ）と１個のスタックトキャパシタとによりメモリセル
が構成されたものがある。このスタックトキャパシタ
は、下部電極（電荷蓄積ノード）と上部電極（セルプレ
ート）との間に誘電体膜として絶縁膜をはさんだ構造を
有する。2. Description of the Related Art There is a highly integrated MOS dynamic RAM in which a memory cell is composed of one MOS transistor (access transistor) and one stacked capacitor. This stacked capacitor has a structure in which an insulating film is sandwiched as a dielectric film between a lower electrode (charge storage node) and an upper electrode (cell plate).
【０００３】このようなスタックトキャパシタセルにデ
ータを書き込む場合には、書き込みを行うべきメモリセ
ルのＭＯＳトランジスタをワード線で選択してオンさ
せ、ビット線に書き込み電圧として電源電圧ＶCCを印加
することによりスタックトキャパシタに電荷を蓄積す
る。この場合、このスタックトキャパシタの上部電極
は、多数のスタックトキャパシタによる大きな容量負荷
が接続されていることもあって、その電位は通常、ＶCC
／２に固定されている。When writing data to such a stacked capacitor cell, the MOS transistor of the memory cell to be written is selected by the word line and turned on, and the power supply voltage V CC is applied to the bit line as the write voltage. As a result, charges are accumulated in the stacked capacitor. In this case, since the upper electrode of this stacked capacitor is connected to a large capacitive load due to a large number of stacked capacitors, its potential is normally V CC.
It is fixed at / 2.
【０００４】[0004]
【発明が解決しようとする課題】上述のようにスタック
トキャパシタの上部電極の電位がＶCC／２に固定されて
いる場合、データ書き込み時にビット線に書き込み電圧
としてＶCCが印加された時のスタックトキャパシタの上
部電極及び下部電極の間の電位差はＶCC／２であり、こ
れはＶCC＝５Ｖとすると２．５Ｖに過ぎない。このた
め、書き込みによりスタックトキャパシタに蓄積される
電荷量が少なく、従って書き込み信号のレベルが小さか
った。When the potential of the upper electrode of the stacked capacitor is fixed at V CC / 2 as described above, when V CC is applied as a write voltage to the bit line during data writing, The potential difference between the top and bottom electrodes of the stacked capacitor is V CC / 2, which is only 2.5 V when V CC = 5V. For this reason, the amount of charge accumulated in the stacked capacitor by writing is small, and therefore the level of the writing signal is small.
【０００５】そこで、このような欠点を改善するため
に、スタックトキャパシタの上部電極の固定電位を０Ｖ
に下げることにより、データ書き込み時のスタックトキ
ャパシタの上部電極及び下部電極の間の電位差をＶCCに
高め、これによって書き込みによりスタックトキャパシ
タに蓄積される電荷量を増大させる方法がある。Therefore, in order to improve such a defect, the fixed potential of the upper electrode of the stacked capacitor is set to 0V.
There is a method of increasing the potential difference between the upper electrode and the lower electrode of the stacked capacitor at the time of writing data to V CC , thereby increasing the amount of charge accumulated in the stacked capacitor by writing.
【０００６】しかし、この方法によっても、ＭＯＳダイ
ナミックＲＡＭの高集積密度化に伴いスタックトキャパ
シタの面積が縮小されてその蓄積容量が減少すると、書
き込み信号のレベルの低下は避けることができず、耐雑
音性の低下などの問題が生じてしまうという問題があっ
た。However, even with this method, if the area of the stacked capacitor is reduced and the storage capacity thereof is reduced as the integration density of the MOS dynamic RAM is increased, a decrease in the level of the write signal is unavoidable, and the resistance is reduced. There is a problem that problems such as noise reduction occur.
【０００７】従って、この発明の目的は、スタックトキ
ャパシタの面積が縮小されてその蓄積容量が減少して
も、データ書き込み時の書き込み信号のレベルを十分に
大きくすることができ、それによって十分な耐雑音性を
確保することができる半導体メモリを提供することにあ
る。Therefore, it is an object of the present invention to sufficiently increase the level of the write signal at the time of data writing even if the area of the stacked capacitor is reduced and the storage capacity thereof is reduced, and thus a sufficient level is achieved. It is intended to provide a semiconductor memory capable of ensuring noise resistance.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、この発明は、１個のＭＯＳトランジスタと１個のス
タックトキャパシタとによりメモリセルが構成された半
導体メモリにおいて、データ書き込み時に、書き込みを
行うべきメモリセルのスタックトキャパシタの上部電極
（１１）及び下部電極（９）の間の電位差が大きくなる
ように上部電極（１１）の電位を変化させるようにした
ものである。In order to achieve the above object, the present invention relates to a semiconductor memory in which a memory cell is composed of one MOS transistor and one stacked capacitor. The electric potential of the upper electrode (11) is changed so that the electric potential difference between the upper electrode (11) and the lower electrode (9) of the stacked capacitor of the memory cell to be subjected to is increased.
【０００９】[0009]
【作用】上述のように構成されたこの発明の半導体メモ
リによれば、データ書き込み時に、書き込みを行うべき
メモリセルのスタックトキャパシタの上部電極（１１）
及び下部電極（９）の間の電位差が大きくなるようにし
ているので、スタックトキャパシタの面積が縮小されて
その蓄積容量が減少しても、書き込みによりスタックト
キャパシタに蓄積される電荷量、すなわち書き込み電荷
量を十分に大きくすることができる。これによって、書
き込み信号のレベルを十分に大きくすることができ、従
って十分な耐雑音性を確保することができる。According to the semiconductor memory of the present invention configured as described above, when writing data, the upper electrode (11) of the stacked capacitor of the memory cell to be written is to be written.
Since the potential difference between the lower electrode (9) and the lower electrode (9) is increased, even if the area of the stacked capacitor is reduced and the storage capacity thereof is reduced, the amount of charge stored in the stacked capacitor by writing, that is, The write charge amount can be made sufficiently large. As a result, the level of the write signal can be made sufficiently high, and thus sufficient noise resistance can be ensured.
【００１０】[0010]
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。この実施例は、折り返しビット線
（folded bit line)構成のスタックトキャパシタセル型
ＭＯＳダイナミックＲＡＭにこの発明を適用したもので
ある。図１はこの発明の一実施例によるＭＯＳダイナミ
ックＲＡＭを示す平面図であり、特にそのメモリセル部
を示す。図２は図１の２−２線に沿っての拡大断面図で
ある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. In this embodiment, the present invention is applied to a stacked capacitor cell type MOS dynamic RAM having a folded bit line structure. FIG. 1 is a plan view showing a MOS dynamic RAM according to an embodiment of the present invention, and particularly shows its memory cell portion. FIG. 2 is an enlarged cross-sectional view taken along the line 2-2 of FIG.
【００１１】図１及び図２に示すように、この実施例に
よるＭＯＳダイナミックＲＡＭにおいては、例えばｐ型
シリコン（Si）基板のような半導体基板１の表面にSiＯ
2 膜のようなフィールド絶縁膜２が選択的に形成され、
これによって素子間分離が行われている。このフィール
ド絶縁膜２に囲まれた活性領域の表面には、SiＯ2 膜の
ようなゲート絶縁膜３が形成されている。As shown in FIGS. 1 and 2, in the MOS dynamic RAM according to this embodiment, SiO 2 is formed on the surface of a semiconductor substrate 1 such as a p-type silicon (Si) substrate.
The field insulating film 2 such as two films is selectively formed,
As a result, the elements are separated. A gate insulating film 3 such as a SiO 2 film is formed on the surface of the active region surrounded by the field insulating film 2.
【００１２】ＷＬ1 〜ＷＬ6 はワード線を示す。これら
のワード線ＷＬ1 〜ＷＬ6 は、例えば不純物がドープさ
れた一層目の多結晶Si膜や、この不純物がドープされた
一層目の多結晶Si膜上に高融点金属シリサイド膜を重ね
たポリサイド膜などにより形成される。符号４はSiＯ2
から成るサイドウォールスペーサを示す。WL 1 to WL 6 indicate word lines. These word lines WL 1 to WL 6 are formed by, for example, a first-layer polycrystalline Si film doped with impurities, or a polycide in which a refractory metal silicide film is stacked on the first-layer polycrystalline Si film doped with impurities. It is formed of a film or the like. Reference numeral 4 is SiO 2
3 shows a side wall spacer made of.
【００１３】半導体基板１中には、ソース領域またはド
レイン領域として用いられる例えばｎ+ 型の拡散層５、
６、７が形成されている。これらの拡散層５、６、７に
は、サイドウォールスペーサ４の下側の部分にｎ- 型の
低不純物濃度部が形成されている。In the semiconductor substrate 1, for example, an n + type diffusion layer 5 used as a source region or a drain region,
6 and 7 are formed. In these diffusion layers 5, 6, and 7, an n − -type low impurity concentration portion is formed in the lower portion of the sidewall spacer 4.
【００１４】そして、図２に示す断面においては、ワー
ド線ＷＬ3 とその両側の拡散層５、６とにより、メモリ
セルのアクセストランジスタとしてのｎチャネルＭＯＳ
トランジスタが形成されている。このｎチャネルＭＯＳ
トランジスタは、ドレイン領域として用いられる拡散層
５の低不純物濃度部によりドレイン領域近傍の電界を緩
和するＬＤＤ（lightly doped drain)構造を有する。同
様に、ワード線ＷＬ4 とその両側の拡散層６、７とによ
り、隣接するメモリセルのアクセストランジスタとして
のＬＤＤ構造のｎチャネルＭＯＳトランジスタが形成さ
れている。In the cross section shown in FIG. 2, the word line WL 3 and the diffusion layers 5 and 6 on both sides of the word line WL 3 form an n-channel MOS as an access transistor of the memory cell.
A transistor is formed. This n-channel MOS
The transistor has an LDD (lightly doped drain) structure that relaxes the electric field near the drain region by the low impurity concentration portion of the diffusion layer 5 used as the drain region. Similarly, the word line WL 4 and the diffusion layers 6 and 7 on both sides thereof form an n-channel MOS transistor having an LDD structure as an access transistor of an adjacent memory cell.
【００１５】符号８は例えばSiＯ2 膜のような層間絶縁
膜を示す。また、符号９は例えば二層目の多結晶Si膜か
ら成る下部電極（電荷蓄積ノード）、１０は例えばSiＯ
2 膜やSiＯ2 膜とSi3 Ｎ4 膜との複合膜から成る誘電体
膜、１１は例えば三層目の多結晶Si膜から成る上部電極
を示す。これらの下部電極９、誘電体膜１０及び上部電
極１１により、スタックトキャパシタが形成されてい
る。ここで、メモリセルのスタックトキャパシタの下部
電極９は、層間絶縁膜８に形成されたコンタクトホール
Ｃ1 を通じて拡散層５にコンタクトしている。また、隣
接するメモリセルのスタックトキャパシタの下部電極９
は、層間絶縁膜８に形成されたコンタクトホールＣ2 を
通じて拡散層７にコンタクトしている。Reference numeral 8 indicates an interlayer insulating film such as a SiO 2 film. Reference numeral 9 is, for example, a lower electrode (charge storage node) made of a second-layer polycrystalline Si film, and 10 is, for example, SiO 2.
A dielectric film made of a composite film of two films or a SiO 2 film and a Si 3 N 4 film, and 11 denotes an upper electrode made of, for example, a third-layer polycrystalline Si film. The lower electrode 9, the dielectric film 10 and the upper electrode 11 form a stacked capacitor. Here, the lower electrode 9 of the stacked capacitor of the memory cell is in contact with the diffusion layer 5 through the contact hole C 1 formed in the interlayer insulating film 8. In addition, the lower electrode 9 of the stacked capacitor of the adjacent memory cell
Contact the diffusion layer 7 through a contact hole C 2 formed in the interlayer insulating film 8.
【００１６】符号１２は例えばリンシリケートガラス
（ＰＳＧ）膜のような層間絶縁膜を示す。ＢＬは例えば
アルミニウム（Al）膜により形成されたビット線を示
す。このビット線ＢＬは、層間絶縁膜８、１２に形成さ
れたコンタクトホールＣ3 を通じて拡散層６にコンタク
トしている。Reference numeral 12 indicates an interlayer insulating film such as a phosphorus silicate glass (PSG) film. BL indicates a bit line formed of, for example, an aluminum (Al) film. The bit line BL is in contact with the diffusion layer 6 through a contact hole C 3 formed in the interlayer insulating films 8 and 12.
【００１７】この実施例においては、折り返しビット線
構成のＭＯＳダイナミックＲＡＭにおいてはワード線に
平行な方向にメモリセルのスタックトキャパシタが一列
に配置され、しかもこのスタックトキャパシタ列は互い
に隣接する二本のワード線毎に一列の割り合いであるこ
とに着目して、スタックトキャパシタの上部電極１１
は、各スタックトキャパシタ列毎にストライプ状の形状
に形成されている。すなわち、この実施例においては、
上部電極１１は、各スタックトキャパシタ列毎に分割し
て形成されている。さらに、この上部電極１１の電位
は、例えば−ＶCCと０Ｖとの間で変化させることができ
るようになっている。In this embodiment, in a MOS dynamic RAM having a folded bit line structure, stacked capacitors of memory cells are arranged in a row in a direction parallel to a word line, and the stacked capacitor rows are adjacent to each other. Paying attention to the proportion of one column for each word line, the upper electrode 11 of the stacked capacitor
Are formed in a stripe shape for each stacked capacitor column. That is, in this embodiment,
The upper electrode 11 is formed separately for each stacked capacitor column. Further, the potential of the upper electrode 11 can be changed, for example, between -Vcc and 0V.
【００１８】上述のように構成されたこの実施例による
ＭＯＳダイナミックＲＡＭにデータを書き込む場合に
は、データの書き込みを行うべきメモリセルのＭＯＳト
ランジスタをワード線で選択してオンさせ、このメモリ
セルのスタックトキャパシタが属するスタックトキャパ
シタ列用の上部電極１１の電位を例えば−ＶCCとし、ビ
ット線ＢＬに書き込み電圧として例えばＶCCを印加す
る。この場合、この書き込み時の上部電極１１及び下部
電極９の間の電位差は２ＶCCとなり、ＶCC＝５Ｖとする
とこれは１０Ｖと極めて大きくなる。このため、スタッ
クトキャパシタへの書き込み電荷量が増大し、その分だ
け書き込み信号のレベルが大きくなる。一方、データ読
み出し時には、上部電極１１の電位を例えば０Ｖとし、
ビット線ＢＬには例えば８〜１０Ｖの電圧を印加する。When writing data to the MOS dynamic RAM according to this embodiment configured as described above, the MOS transistor of the memory cell in which the data is to be written is selected by the word line and turned on, and this memory cell is turned on. The potential of the upper electrode 11 for the stacked capacitor column to which the stacked capacitor belongs is set to, for example, −V CC, and V CC , for example, is applied to the bit line BL as a write voltage. In this case, the potential difference between the upper electrode 11 and the lower electrode 9 at the time of writing is 2V CC , and when V CC = 5V, this becomes extremely large at 10V. For this reason, the amount of charge written to the stacked capacitor increases, and the level of the write signal increases correspondingly. On the other hand, when reading data, the potential of the upper electrode 11 is set to 0 V,
A voltage of 8 to 10 V, for example, is applied to the bit line BL.
【００１９】以上のように、この実施例によれば、デー
タ書き込み時に、書き込みを行うべきメモリセルのスタ
ックトキャパシタの上部電極１１の電位を−側に下げて
この上部電極１１及び下部電極９の間の電位差を大きく
するようにしているので、ＭＯＳダイナミックＲＡＭの
高集積密度化に伴いスタックトキャパシタの面積が縮小
されてその蓄積容量が減少しても、書き込み信号のレベ
ルを十分に大きくすることができ、それによって良好な
耐雑音性を得ることができる。As described above, according to this embodiment, at the time of data writing, the potential of the upper electrode 11 of the stacked capacitor of the memory cell to be written is lowered to the − side, and the upper electrode 11 and the lower electrode 9 of the upper electrode 11 are lowered. Since the potential difference between the two is made large, the level of the write signal should be made sufficiently large even if the area of the stacked capacitor is reduced and the storage capacity thereof is reduced due to the higher integration density of the MOS dynamic RAM. Therefore, good noise resistance can be obtained.
【００２０】さらに、この実施例によれば、スタックト
キャパシタの上部電極１１は、各スタックトキャパシタ
列毎に分割して形成されているので、この上部電極１１
に接続されている負荷容量は一列分のスタックトキャパ
シタによるものだけとなり、従来に比べて極めて小さ
い。これによって、この上部電極１１に接続された容量
負荷によるＭＯＳダイナミックＲＡＭの動作速度の低下
を最小限に止めることができる。Further, according to this embodiment, since the upper electrode 11 of the stacked capacitor is divided and formed for each stacked capacitor column, the upper electrode 11 is divided.
The load capacitance connected to is only one column of stacked capacitors, which is much smaller than the conventional one. As a result, the decrease in the operating speed of the MOS dynamic RAM due to the capacitive load connected to the upper electrode 11 can be minimized.
【００２１】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、上部
電極１１の電位を−ＶCCと０Ｖとの間で変化させるよう
にしているが、この上部電極１１の電位をどのように変
化させるかは必要に応じて決めることが可能である。Although one embodiment of the present invention has been specifically described above, the present invention is not limited to the above embodiment, and various modifications can be made based on the technical idea of the present invention. .. For example, in the above-described embodiment, the potential of the upper electrode 11 is changed between -Vcc and 0V, but how to change the potential of the upper electrode 11 is changed as necessary. It is possible to decide.
【００２２】[0022]
【発明の効果】以上述べたように、この発明によれば、
データ書き込み時に、書き込みを行うべきメモリセルの
スタックトキャパシタの上部電極及び下部電極の間の電
位差が大きくなるように上部電極の電位を変化させるよ
うにしているので、スタックトキャパシタの面積が縮小
されてその蓄積容量が減少しても、書き込み信号のレベ
ルを十分に大きくすることができ、それによって十分な
耐雑音性を確保することができる。As described above, according to the present invention,
When writing data, the potential of the upper electrode is changed so that the potential difference between the upper electrode and the lower electrode of the stacked capacitor of the memory cell to be written is increased, so that the area of the stacked capacitor is reduced. Even if the storage capacity of the write signal decreases, the level of the write signal can be made sufficiently high, whereby sufficient noise resistance can be secured.
【図１】この発明の一実施例によるＭＯＳダイナミック
ＲＡＭの要部を示す平面図である。FIG. 1 is a plan view showing a main part of a MOS dynamic RAM according to an embodiment of the present invention.
【図２】図１の２−２線に沿っての拡大断面図である。FIG. 2 is an enlarged sectional view taken along line 2-2 of FIG.
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ＷＬ1 〜ＷＬ6 ワード線 ９ 下部電極 １０ 誘電体膜 １１ 上部電極 ＢＬ ビット線1 semiconductor substrate 2 field insulating film 3 gate insulating film WL 1 to WL 6 word line 9 lower electrode 10 dielectric film 11 upper electrode BL bit line
Claims (1)
ックトキャパシタとによりメモリセルが構成された半導
体メモリにおいて、 データ書き込み時に、書き込みを行うべき上記メモリセ
ルの上記スタックトキャパシタの上部電極及び下部電極
の間の電位差が大きくなるように上記上部電極の電位を
変化させるようにしたことを特徴とする半導体メモリ。Claim: What is claimed is: 1. In a semiconductor memory having a memory cell composed of one MOS transistor and one stacked capacitor, the stacked stack of the memory cell to be written at the time of data writing. A semiconductor memory characterized in that the potential of the upper electrode is changed so that the potential difference between the upper electrode and the lower electrode of the capacitor becomes large.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198714A JPH0521742A (en) | 1991-07-12 | 1991-07-12 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198714A JPH0521742A (en) | 1991-07-12 | 1991-07-12 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521742A true JPH0521742A (en) | 1993-01-29 |
Family
ID=16395790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198714A Pending JPH0521742A (en) | 1991-07-12 | 1991-07-12 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521742A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426601A (en) * | 1993-01-27 | 1995-06-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a prolonged data holding time |
| US6861359B2 (en) | 2002-05-20 | 2005-03-01 | Renesas Technology Corp. | Process for semiconductor apparatus including forming an insulator and a semiconductor film on the backside of the wafer and removing the semiconductor film from the backside |
| JP2007013011A (en) * | 2005-07-01 | 2007-01-18 | Seiko Epson Corp | Ferroelectric memory device and driving ic (integrated circuit) for indication |
-
1991
- 1991-07-12 JP JP3198714A patent/JPH0521742A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426601A (en) * | 1993-01-27 | 1995-06-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a prolonged data holding time |
| US6861359B2 (en) | 2002-05-20 | 2005-03-01 | Renesas Technology Corp. | Process for semiconductor apparatus including forming an insulator and a semiconductor film on the backside of the wafer and removing the semiconductor film from the backside |
| JP2007013011A (en) * | 2005-07-01 | 2007-01-18 | Seiko Epson Corp | Ferroelectric memory device and driving ic (integrated circuit) for indication |
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