JPH0590540A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH0590540A JPH0590540A JP3252411A JP25241191A JPH0590540A JP H0590540 A JPH0590540 A JP H0590540A JP 3252411 A JP3252411 A JP 3252411A JP 25241191 A JP25241191 A JP 25241191A JP H0590540 A JPH0590540 A JP H0590540A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のスタティックラ
ムセルが半導体基板上に形成された半導体記憶装置、特
にスタティックランダムアクセスメモリ（以下ＳＲＡＭ
という）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a plurality of static ram cells formed on a semiconductor substrate, particularly a static random access memory (hereinafter referred to as SRAM).
Said).
【０００２】[0002]
【従来の技術】従来より、各種の半導体装置における記
憶手段としてＳＲＡＭが利用されている。このＳＲＡＭ
は、０，１のデータを記憶する複数のセルからなり、こ
のセルとして、高抵抗負荷型のものがある。この高抵抗
負荷型ＳＲＡＭセルは、図６に示すような回路構成を有
している。すなわち、一対のＮチャネル型電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴという）Ｎ１、Ｎ２のソー
スは接地電位（以下ＧＮＤという）に接続され、この電
界効果トランジスタＮ１、Ｎ２のドレインは、高抵抗負
荷Ｒ１、Ｒ２の一端にそれぞれ接続され、この高抵抗負
荷Ｒ１、Ｒ２の他端は電源電圧Ｖccに接続されている。2. Description of the Related Art Conventionally, SRAM has been used as a storage means in various semiconductor devices. This SRAM
Is composed of a plurality of cells for storing 0 and 1 data, and there is a high resistance load type cell as this cell. This high resistance load type SRAM cell has a circuit configuration as shown in FIG. That is, the sources of the pair of N-channel field effect transistors (hereinafter referred to as MOSFETs) N1 and N2 are connected to the ground potential (hereinafter referred to as GND), and the drains of the field effect transistors N1 and N2 are connected to the high resistance loads R1 and R2. The high resistance loads R1 and R2 are respectively connected to one end, and the other ends thereof are connected to the power supply voltage Vcc.
【０００３】ここで、電界効果トランジスタＮ１のドレ
インと高抵抗負荷Ｒ１の接続点を節点Ａと呼び、電界効
果トランジスタＮ２のドレインと高抵抗負荷Ｒ２の接続
点を節点Ｂと呼ぶと、節点Ａは、電界効果トランジスタ
Ｎ２のゲートに接続され、節点Ｂは、電界効果トランジ
スタＮ１のゲートに接続されている。また、接点Ａとビ
ット線Ｂ上の接点Ｃは、電界効果トランジスタＮ３のソ
ースまたはドレインにそれぞれ接続されており、接点Ｂ
と反転ビット線ｒＢ上の節点Ｄは、電界効果トランジス
タＮ４のソースまたはドレインに接続されている。そし
て、これら電界効果トランジスタＮ３、Ｎ４のゲートは
共通のワード線Ｗに接続されている。Here, the connection point between the drain of the field effect transistor N1 and the high resistance load R1 is called a node A, and the connection point between the drain of the field effect transistor N2 and the high resistance load R2 is called a node B. , The node B is connected to the gate of the field effect transistor N2, and the node B is connected to the gate of the field effect transistor N1. The contact A and the contact C on the bit line B are connected to the source or drain of the field effect transistor N3, respectively.
And the node D on the inverted bit line rB is connected to the source or drain of the field effect transistor N4. The gates of the field effect transistors N3 and N4 are connected to the common word line W.
【０００４】従って、ワード線Ｗを１とし、電界効果ト
ランジスタＮ３，Ｎ４をオンすると、ビット線節点Ａ，
Ｂはそれぞれビット線Ｂ、ビット線ｒＢの状態（１，
０）と同一となり、電界効果トランジスタＮ１、Ｎ２は
その一方がオンとなり、他方がオフとなる。従って、そ
の後ワード線Ｗを０とし電界効果トランジスタＮ３，Ｎ
４をオフとした場合に、節点Ａ，Ｂは上述のような状態
を保持することになり、これによって書き込みが行われ
る。Therefore, when the word line W is set to 1 and the field effect transistors N3 and N4 are turned on, the bit line node A,
B is the state of bit line B and bit line rB (1,
0), and one of the field effect transistors N1 and N2 is turned on and the other is turned off. Therefore, after that, the word line W is set to 0 and the field effect transistors N3 and N
When 4 is turned off, the nodes A and B maintain the above-mentioned state, and writing is performed by this.
【０００５】一方、読み出しの場合には、ワード線Ｗを
１とすることにより、書き込まれた節点Ａ，Ｂの状態が
ビット線Ｂ，ｒＢに取り出されることとなる。On the other hand, in the case of reading, by setting the word line W to 1, the written states of the nodes A and B are taken out to the bit lines B and rB.
【０００６】ここで、このようなＳＲＡＭセルの節点Ａ
（またはＢ）及び高抵抗負荷Ｒ１（またはＲ２）の部分
の構造は、図７に示すような構造を有している。すなわ
ち、Ｐ型シリコン基板１の表面の一部には（図における
右側）には、Ｎ型の不純物領域２が形成され、ここに共
通コンタクト３を介し高抵抗負荷膜４が接続されてい
る。また、シリコン基板１の他の表面上には、フィール
ド酸化膜５及びゲート酸化膜６が形成されており、その
上方にはポリサイドゲート７、第１の層間膜８、ＧＮＤ
配線９、第２の層間膜１０が積層配置されている。これ
によってＳＲＡＭの一部が構成がされている。なお、こ
のような構成は従来から知られている半導体製造技術に
よって達成される。Here, the node A of such an SRAM cell is
(Or B) and the structure of the high resistance load R1 (or R2) has a structure as shown in FIG. That is, the N-type impurity region 2 is formed on a part of the surface of the P-type silicon substrate 1 (on the right side in the drawing), and the high resistance load film 4 is connected thereto via the common contact 3. A field oxide film 5 and a gate oxide film 6 are formed on the other surface of the silicon substrate 1, and a polycide gate 7, a first interlayer film 8 and a GND are formed above the field oxide film 5.
The wiring 9 and the second interlayer film 10 are stacked. This constitutes a part of the SRAM. It should be noted that such a structure is achieved by a conventionally known semiconductor manufacturing technique.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述の
ような高抵抗負荷型ＳＲＡＭセルにおいては、α線の飛
び込みによってソフトエラーが起こるという問題点があ
った。すなわち、上述のような高抵抗負荷型ＳＲＡＭセ
ルにおける不純物領域２がハイレベルにある状態で、α
線が当たると、シリコン基板１中に発生した電子が、こ
の不純物領域２に収集され、この領域の電位が下がりロ
ーレベルになってしまうことがある。この様に、本来ハ
イレベルにあるべき節点Ａ（またはＢ）がローレベルに
なると、セルは不定状態となり、次の読みだし時に他の
節点Ｂ（またはＡ）がハイレベルになる場合があり、Ｓ
ＲＡＭにおける記憶データが異なったものとなってしま
うのである。However, in the high resistance load type SRAM cell as described above, there is a problem that a soft error occurs due to the entry of α rays. That is, when the impurity region 2 in the high resistance load type SRAM cell as described above is at a high level, α
When the line hits, the electrons generated in the silicon substrate 1 may be collected in the impurity region 2 and the potential of this region may drop to a low level. In this way, when the node A (or B), which should originally be at the high level, becomes the low level, the cell becomes indefinite and the other node B (or A) may become the high level at the next reading, S
The stored data in the RAM will be different.
【０００８】特に、高抵抗負荷型ＳＲＡＭセルにおいて
は、高抵抗負荷Ｒ１，Ｒ２によって節点Ａ，Ｂに対する
電流供給能力は非常に小さなものとされている。そこ
で、上述のようなα線の照射によってソフトエラーが起
こりやすいという問題点があった。In particular, in the high resistance load type SRAM cell, the current supply capacity to the nodes A and B is extremely small due to the high resistance loads R1 and R2. Therefore, there has been a problem that a soft error is likely to occur due to the above-mentioned irradiation of α rays.
【０００９】本発明は、上記問題点を解決することを課
題としてなされたものであり、簡単な構成の追加によ
り、ソフトエラーの発生を防止することができる半導体
記憶装置を提供することを目的とする。The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor memory device capable of preventing the occurrence of a soft error by adding a simple configuration. To do.
【００１０】[0010]
【課題を解決するための手段】本発明は、電源アース間
に直列接続された第１高抵抗負荷および第１電界効果ト
ランジスタと、同じく電源アース間に直列接続された第
２高抵抗負荷および第２電界効果トランジスタと、第１
高抵抗負荷と第１電界効果トランジスタとの接続点を第
２の電界効果トランジスタのゲートに接続し、第２高抵
抗負荷と第２電界効果トランジスタとの接続点を第１の
電界効果トランジスタのゲートに接続してなるスタティ
ックラムセルが半導体基板上に形成された半導体記憶装
置において、上記第１高抵抗負荷と第１電界効果トラン
ジスタの接続点および第２高抵抗負荷と第２電界効果ト
ランジスタとのそれぞれの接続点に他端が電源とアース
の中間の電位を有する参照電源に接続されたコンデンサ
を接続したことを特徴とする。According to the present invention, there is provided a first high resistance load and a first field effect transistor connected in series between power source grounds, and a second high resistance load and a first high resistance load also connected in series between power source grounds. Two field effect transistors, first
The connection point between the high resistance load and the first field effect transistor is connected to the gate of the second field effect transistor, and the connection point between the second high resistance load and the second field effect transistor is connected to the gate of the first field effect transistor. In a semiconductor memory device in which a static ramcell connected to a semiconductor substrate is formed on a semiconductor substrate, a connection point between the first high resistance load and the first field effect transistor and a second high resistance load and the second field effect transistor are connected. It is characterized in that a capacitor having the other end connected to a reference power supply having an intermediate potential between the power supply and ground is connected to each connection point.
【００１１】また、上記コンデンサは、上記高抵抗負荷
を構成する高抵抗負荷膜と、この高抵抗負荷膜上に形成
され誘電体で形成された容量膜と、この容量膜上に形成
され電源とアースの中間の電位を有する参照電源に接続
されたプレート電極とを有することを特徴とする。In the capacitor, a high resistance load film constituting the high resistance load, a capacitance film formed on the high resistance load film and made of a dielectric material, and a power source formed on the capacitance film. And a plate electrode connected to a reference power source having an intermediate potential of ground.
【００１２】また、上記容量膜は、ＳｉＯ2 とＳｉＮの
複合膜であることを特徴とする。Further, the capacitance film is a composite film of SiO 2 and SiN.
【００１３】また、上記高抵抗負荷層は、電界効果トラ
ンジスタとの接続点付近の領域が他の領域に比べ厚くす
ると共に、この領域を高導電率としていることを特徴と
する。Further, the high resistance load layer is characterized in that a region near the connection point with the field effect transistor is thicker than other regions and has a high conductivity.
【００１４】[0014]
【作用】このように、高抵抗負荷膜上に容量膜及びプレ
ート電源を設置することにより、この高抵抗負荷膜に対
し所定容量のコンデンサが接続されたこととなる。従っ
て、ハイレベルにある高抵抗負荷と電界効果トランジス
タの接続点において、所定量の電荷を保持することがで
き、α線の飛び込みによって生じる電子の収集に対して
も、十分対応することができ、ソフトエラーの発生を防
止することができる。また、このコンデンサを高抵抗負
荷上に容量膜とプレート電極を積層して形成したため、
チップの面積を増加することがない。As described above, by disposing the capacitive film and the plate power source on the high resistance load film, the capacitor having a predetermined capacity is connected to the high resistance load film. Therefore, a predetermined amount of charge can be held at the connection point between the high-resistance load and the field-effect transistor at the high level, and it is possible to sufficiently cope with the collection of electrons caused by the jump of α-rays. It is possible to prevent the occurrence of soft errors. Also, since this capacitor is formed by laminating the capacitive film and the plate electrode on the high resistance load,
It does not increase the chip area.
【００１５】[0015]
【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例に係る半導体記憶装置の
構成を示す回路図であり、従来例において示したメモリ
セルと同様に、状態保持用の２つの電界効果トランジス
タＮ１，Ｎ２と書き込み読み出し制御用の２つの電界効
果トランジスタＮ３，Ｎ４及び２つの電流制限用の高抵
抗負荷Ｒ１，Ｒ２を有している。そして、本実施例にお
いては、高抵抗負荷Ｒ１と、電界効果トランジスタＮ
１，Ｎ３の接続点である節点Ａに他端が参照電源ＶR に
接続されるコンデンサＣ１が接続されている。また、高
抵抗負荷Ｒ２と、電界効果トランジスタＮ２，Ｎ４の接
続点である節点Ｂには、他端が参照電源ＶR に接続され
たコンデンサＣ２が接続されている。そして、参照電源
ＶR は、Ｖcc／２の電圧に設定されている。そこで、書
き込み読み出し制御用の電界効果トランジスタＮ３，Ｎ
４がオフされている状態において、節点ＡまたはＢは一
方がＶcc、他方が０の電位となっているため、コンデン
サＣ１，Ｃ２には電圧Ｖcc／２の電圧に対応した電荷が
蓄積される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing the configuration of the semiconductor memory device according to the embodiment. As with the memory cell shown in the conventional example, two field effect transistors N1 and N2 for holding the state and two for the read / write control are provided. It has one field effect transistor N3, N4 and two current limiting high resistance loads R1, R2. In this embodiment, the high resistance load R1 and the field effect transistor N
A capacitor C1 having the other end connected to the reference power supply VR is connected to a node A which is a connection point of the terminals 1 and N3. A capacitor C2, the other end of which is connected to the reference power supply VR, is connected to the node B, which is a connection point between the high resistance load R2 and the field effect transistors N2 and N4. The reference power supply VR is set to the voltage of Vcc / 2. Therefore, field effect transistors N3 and N for controlling writing and reading
In the state where 4 is turned off, one of the nodes A or B has a potential of Vcc and the other has a potential of 0. Therefore, charges corresponding to the voltage Vcc / 2 are accumulated in the capacitors C1 and C2.
【００１６】このため、ハイレベル状態にある節点Ａま
たはＢにα線の入射よって生じた電子が収集されたとし
ても、このコンデンサＣ１、Ｃ２によって保持されてい
る電荷により、ここの電位が大きく変化することはな
く、ソフトエラーの発生を有効に防止することができ
る。Therefore, even if the electrons generated by the incidence of the α ray on the node A or B in the high level state are collected, the electric potential held by the capacitors C1 and C2 changes greatly. Therefore, it is possible to effectively prevent the occurrence of a soft error.
【００１７】次に、このコンデンサＣ１，Ｃ２の具体的
構成について、図２に基づいて説明する。シリコン基板
１、不純物領域２、共通コンタクト３、高抵抗負荷膜
４、フィールド酸化膜５、ゲート酸化膜６、ポリサイド
ゲート７、第１の層間膜８、ＧＮＤ配線９、第２の層間
膜１０については、図７に示した従来例と同様の構成で
ある。そして、本実施例においては、この高抵抗負荷膜
４の上に容量膜１１が形成されており、その上にはプレ
ート電極１２が形成されている。そして、この図におけ
る右端側の共通コンタクト３の部分においては、不純物
領域２、高抵抗負荷膜４、容量膜１１及びプレート電極
１２が直接積層される構成となっている。従って、不純
物領域２と高抵抗負荷膜４が直接接続される共通コンタ
クト３の部分には、容量膜１１とプレート電極１２が積
層され、ここにコンデンサが形成接続されることとな
る。このため、この構成において図１の回路が達成され
ることとなる。Next, the specific structure of the capacitors C1 and C2 will be described with reference to FIG. Silicon substrate 1, impurity region 2, common contact 3, high resistance load film 4, field oxide film 5, gate oxide film 6, polycide gate 7, first interlayer film 8, GND wiring 9, second interlayer film 10. Is the same as that of the conventional example shown in FIG. In the present embodiment, the capacitive film 11 is formed on the high resistance load film 4, and the plate electrode 12 is formed on the capacitive film 11. The impurity region 2, the high resistance load film 4, the capacitance film 11 and the plate electrode 12 are directly laminated at the common contact 3 on the right end side in this figure. Therefore, the capacitor film 11 and the plate electrode 12 are laminated at the portion of the common contact 3 where the impurity region 2 and the high resistance load film 4 are directly connected, and the capacitor is formed and connected thereto. Therefore, the circuit of FIG. 1 is achieved in this configuration.
【００１８】ここで、高抵抗負荷膜４は、ポリシリコン
によって形成するのが好適であり、この場合には、容量
膜１１をシリコン酸化膜とシリコン窒化膜の複合膜（Ｓ
ｉＯ2 ／ＳｉＮ）で形成するのが好適である。また、容
量膜１１上に形成されるプレート電極１２は、リン
（Ｐ）をドープした多結晶シリコン膜が好適である。更
に、ＳｉＯ2 ／ＳｉＮからなる容量膜１１は、シリコン
酸化膜換算で膜厚約８ｎｍが好適であり、リンをドープ
したポリシリコンのプレート電極１２の膜厚は１００ｎ
ｍ程度が好適である。Here, the high resistance load film 4 is preferably formed of polysilicon, and in this case, the capacitance film 11 is a composite film of a silicon oxide film and a silicon nitride film (S).
It is preferably formed of iO 2 / SiN). The plate electrode 12 formed on the capacitance film 11 is preferably a phosphorus (P) -doped polycrystalline silicon film. Furthermore, the capacitance film 11 made of SiO 2 / SiN preferably has a film thickness of about 8 nm in terms of silicon oxide film, and the film thickness of the phosphorus-doped polysilicon plate electrode 12 is 100 n.
About m is preferable.
【００１９】これによって、共通コンタクト３に対し容
量膜１１を誘電体層としたコンデンサが接続されること
となり、ソフトエラーを防止することができる。また、
通常コンデンサを接続すると、オンオフ動作等が遅延さ
れることとなるが、本発明のような高抵抗負荷型ＳＲＡ
Ｍセルの場合には、その内容を変更する書き込み時にお
いては、ビット線より大きな電流が供給される。従っ
て、書き込み時における動作に対しこのコンデンサの付
加は問題を生じない。更に、読み出し時は、コンデンサ
によって保持された状態が読み出されるだけであり、そ
の動作に悪影響はない。As a result, a capacitor having the capacitance film 11 as a dielectric layer is connected to the common contact 3 and a soft error can be prevented. Also,
Normally, if a capacitor is connected, the on / off operation will be delayed, but the high resistance load type SRA as in the present invention will be delayed.
In the case of the M cell, a larger current than the bit line is supplied at the time of writing to change the content. Therefore, the addition of this capacitor causes no problem with respect to the operation during writing. Furthermore, at the time of reading, only the state held by the capacitor is read, and the operation thereof is not adversely affected.
【００２０】第２実施例 この第２実施例において特徴的なことは、高抵抗負荷膜
４の共通コンタクト３近傍の膜厚を大きく拡大し、厚膜
の蓄積部４ａを形成したことにある。この様に蓄積部４
ａを形成すると、容量膜のこの蓄積部４ａの側壁に該当
する部分も、コンデンサの静電容量に寄与することとな
り、共通コンタクト３に接続するコンデンサの容量を大
きくすることができる。このため、面積の拡大を最小限
に抑え、十分な容量のコンデンサを形成することができ
る。従って、ソフトエラー発生の確率を十分低減するこ
とができる。The characteristic feature of the second embodiment the second embodiment, the film thickness of the common contact 3 near the high resistance load film 4 greatly enlarged, lies in forming the storage portion 4a of a thick film. In this way, the storage unit 4
When a is formed, the portion of the capacitance film corresponding to the side wall of the storage portion 4a also contributes to the capacitance of the capacitor, and the capacitance of the capacitor connected to the common contact 3 can be increased. Therefore, the expansion of the area can be suppressed to the minimum and a capacitor having a sufficient capacity can be formed. Therefore, the probability of soft error occurrence can be sufficiently reduced.
【００２１】図４、図５には、第２実施例の蓄積部４ａ
の形成方法を示してあり、図４に示すように共通コンタ
クト３を形成した後、例えば膜厚４００ｎｍの多結晶シ
リコン（ポリシリコン）を形成し、リンをドープして多
結晶シリコンからなる層を形成する。そして、これに所
定のパターニングを行い所定位置に所定形状の蓄積部４
ａを形成する（図５）。そして、これに上述の第１実施
例と同様の手法により容量膜１１、プレート電極１２を
積層形成することにより、図３に示す第２実施例の半導
体記憶装置を製造することができる。4 and 5, the storage section 4a of the second embodiment is shown.
4, a common contact 3 is formed as shown in FIG. 4, polycrystalline silicon (polysilicon) having a film thickness of 400 nm is formed, and phosphorus is doped to form a layer made of polycrystalline silicon. Form. Then, a predetermined patterning is performed on this, and a storage portion 4 having a predetermined shape is formed at a predetermined position.
a is formed (FIG. 5). Then, the capacitance film 11 and the plate electrode 12 are laminated and formed thereon by the same method as that of the first embodiment, whereby the semiconductor memory device of the second embodiment shown in FIG. 3 can be manufactured.
【００２２】他の構成 ここで、上述の例においては、容量膜としてＳｉＯ2 ／
ＳｉＮの複合膜を利用したが、容量膜はこれに限定され
るものではなく、酸化タンタル（Ｔａ2 Ｏ5 ）の膜を利
用することもでき、この場合にはＳｉＮ膜上に酸化タン
タル膜を形成した復号膜とするのが良い。そして、酸化
タンタルの容量膜を利用した場合には、プレート電極と
してタングステン（Ｗ）が好適である。 Other Structure Here, in the above-mentioned example, SiO 2 /
Although a composite film of SiN is used, the capacity film is not limited to this, and a film of tantalum oxide (Ta 2 O 5 ) can be used. In this case, the tantalum oxide film is formed on the SiN film. It is preferable to use the formed decoding film. When a tantalum oxide capacitor film is used, tungsten (W) is suitable for the plate electrode.
【００２３】[0023]
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によれば、高抵抗負荷型ＳＲＡＭセルにおい
て、共通コンタクト部分にコンデンサを接続したため、
α線の入射に起因するソウトエラーの発生を有効に防止
することができる。また、容量膜、プレート電極を積層
した構成によって、面積を上昇すること無くコンデンサ
を形成することができる。As described above, according to the semiconductor memory device of the present invention, the capacitor is connected to the common contact portion in the high resistance load type SRAM cell.
It is possible to effectively prevent the occurrence of a soot error due to the incidence of α rays. Further, the capacitor can be formed without increasing the area due to the structure in which the capacitance film and the plate electrode are laminated.
【図１】実施例の構成を示す回路図。FIG. 1 is a circuit diagram showing a configuration of an embodiment.
【図２】実施例の構成を示す正面一部断面図。FIG. 2 is a partial front sectional view showing the configuration of the embodiment.
【図３】第２実施例の構成を示す正面一部断面図。FIG. 3 is a partial front sectional view showing the configuration of the second embodiment.
【図４】第２実施例の製造工程を示す説明図。FIG. 4 is an explanatory view showing the manufacturing process of the second embodiment.
【図５】第２実施例の製造工程を示す説明図。FIG. 5 is an explanatory view showing the manufacturing process of the second embodiment.
【図６】従来の例の回路図。FIG. 6 is a circuit diagram of a conventional example.
【図７】従来例の正面一部断面図。FIG. 7 is a partial front sectional view of a conventional example.
Ｎ１，Ｎ２，Ｎ３，Ｎ４ 電界効果トランジスタ Ｒ１，Ｒ２ 高抵抗負荷 Ｃ１，Ｃ２ コンデンサ １ シリコン基板 ２ 不純物領域 ３ 共通コンタクト ４ 高抵抗負荷膜 ４ａ 蓄積部 １１ 容量膜 １２ プレート電極 N1, N2, N3, N4 Field effect transistor R1, R2 High resistance load C1, C2 Capacitor 1 Silicon substrate 2 Impurity region 3 Common contact 4 High resistance load film 4a Accumulation part 11 Capacitance film 12 Plate electrode
Claims (4)
負荷および第１電界効果トランジスタと、同じく電源ア
ース間に直列接続された第２高抵抗負荷および第２電界
効果トランジスタと、第１高抵抗負荷と第１電界効果ト
ランジスタとの接続点を第２電界効果トランジスタのゲ
ートに接続し、第２高抵抗負荷と第２電界効果トランジ
スタとの接続点を第１の電界効果トランジスタのゲート
に接続してなるスタティックラムセルが半導体基板上に
形成された半導体記憶装置において、 上記第１高抵抗負荷と第１電界効果トランジスタの接続
点および第２高抵抗負荷と第２電界効果トランジスタと
のそれぞれの接続点に他端が接地電位から電源電圧まで
の間の電位を有する参照電源に接続されたコンデンサを
接続したことを特徴とする半導体記憶装置。1. A first high resistance load and a first field effect transistor connected in series between power source grounds, a second high resistance load and a second field effect transistor connected in series between power source grounds, and The connection point between the high resistance load and the first field effect transistor is connected to the gate of the second field effect transistor, and the connection point between the second high resistance load and the second field effect transistor is connected to the gate of the first field effect transistor. In a semiconductor memory device in which a connected static ram cell is formed on a semiconductor substrate, a connection point between the first high resistance load and the first field effect transistor, and a second high resistance load and the second field effect transistor, respectively. A semiconductor memory characterized in that a capacitor connected to a reference power supply having a potential between the ground potential and the power supply voltage is connected to the connection point of the other end. Storage device.
膜と、 この容量膜上に形成され電源とアースの中間の電位を有
する参照電源に接続されたプレート電極と、 を有することを特徴とする半導体記憶装置。2. The device according to claim 1, wherein the capacitor comprises a high resistance load film constituting the high resistance load, a capacitance film formed on the high resistance load film and made of a dielectric material, A semiconductor memory device comprising: a plate electrode formed on the capacitance film and connected to a reference power supply having an intermediate potential between the power supply and ground.
特徴とする半導体記憶装置。3. The semiconductor memory device according to claim 2, wherein the capacitance film is a composite film of SiO 2 and SiN.
付近の領域が他の領域に比べ厚くすることを特徴とする
半導体記憶装置。4. The semiconductor memory device according to claim 2, wherein the high resistance load layer has a region near a connection point with the field effect transistor thicker than other regions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252411A JPH0590540A (en) | 1991-09-30 | 1991-09-30 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252411A JPH0590540A (en) | 1991-09-30 | 1991-09-30 | Semiconductor storage device |
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|---|---|
| JPH0590540A true JPH0590540A (en) | 1993-04-09 |
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| JP3252411A Pending JPH0590540A (en) | 1991-09-30 | 1991-09-30 | Semiconductor storage device |
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| Country | Link |
|---|---|
| JP (1) | JPH0590540A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1991
- 1991-09-30 JP JP3252411A patent/JPH0590540A/en active Pending
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