JPS61140172A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS61140172A JPS61140172A JP59263306A JP26330684A JPS61140172A JP S61140172 A JPS61140172 A JP S61140172A JP 59263306 A JP59263306 A JP 59263306A JP 26330684 A JP26330684 A JP 26330684A JP S61140172 A JPS61140172 A JP S61140172A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、−個のＭＯＳＦＥＴと一個のＭＯＳキャパシ
タを用いてメモリセルを構成する半導体記憶装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory device in which a memory cell is configured using - MOSFETs and one MOS capacitor.
半導体記憶装置は、高集積化、大容量化の一途を辿って
いる。特に−個のＭＯＳＦＥＴと一個のＭＯＳキャパシ
タによりメモリセルを構成するＭＯＳダイナミックＲＡ
Ｍ （ｄＲＡＭ）は、そのメモリセル形式から最も集積
化が進んでおり、既に２５６にビットのものが実用化さ
れ、研究段階では１Ｍピットのものができている。Semiconductor memory devices are becoming more highly integrated and larger in capacity. In particular, a MOS dynamic RA in which a memory cell is configured by - MOSFETs and one MOS capacitor.
M (dRAM) has the most advanced integration due to its memory cell format, and a 256-bit type has already been put into practical use, and a 1M-pit type is currently available at the research stage.
第８図は従来のメモリセルの断面である。２１はｐ−型
Ｓ１基板、２２．２３はｎ”ｙ−ス＋ ドレイン、２４
．２５は多結晶シリコン膜により形成されたそれぞれゲ
ート電極、キャパシタ電極、２６はＡ２線（ピット線）
である。このようなＭＯＳ−ｄＲＡＭを今後更に高集積
化、大容量化するためにはいくつかの問題がある。例え
ば上記セルでは、平面的にＭＯＳＦＥＴ、ＭＯＳキャパ
シタ、ピット線とのコンタクトを有するため、メモリセ
ル寸法は縮小し難く高集積化できない。また、セル寸法
縮小によりキャパシタ面積が小さくなるにつれ、α線に
よるソフトエラーが起り易くなる。FIG. 8 is a cross section of a conventional memory cell. 21 is p-type S1 substrate, 22.23 is n"y-s+ drain, 24
．． 25 is a gate electrode and a capacitor electrode formed of a polycrystalline silicon film, and 26 is an A2 line (pit line).
It is. There are several problems in increasing the integration and capacity of such MOS-dRAMs in the future. For example, since the above cell has contact with the MOSFET, MOS capacitor, and pit line in a plan view, it is difficult to reduce the memory cell size and high integration is not possible. Furthermore, as the capacitor area becomes smaller due to cell size reduction, soft errors due to alpha rays become more likely to occur.
即ち、パッケージ材料に含まれるＵ、Ｔｈなどの放射性
元素から放射されるα粒子は、基板に電子−正孔対を発
生させ、このうち電子がメモリセルのノードに達して記
憶情報を破壊する。一方、ピット線に達した電子はその
電位を変化させ、誤動作の原因となる。このようなソフ
トエラーは１Ｍビットレベルで既に重大な問題となって
いる。That is, α particles emitted from radioactive elements such as U and Th contained in the package material generate electron-hole pairs in the substrate, and the electrons reach the nodes of the memory cells and destroy stored information. On the other hand, electrons that reach the pit line change its potential, causing malfunction. Such soft errors have already become a serious problem at the 1M bit level.
（発明の目的）
本発明の目的は、信頼性を損うことなく、高集積化、大
容量化を図った半導体記憶装置を提供することにある。(Object of the Invention) An object of the present invention is to provide a semiconductor memory device that achieves high integration and large capacity without impairing reliability.
本発明にかかる半導体記憶装置は、半導体基板に形成さ
れた溝の側壁を利用して縦方向にソース領域とドレイン
領域を形成してなるＭＯＳＦＥＴと、このＭＯＳＦＥＴ
上に重ねて形成されたＭＯＳキャパシタとからなるメモ
リセルを集積して構成する。ここでＭＯＳＦＥＴは、溝
の底部に複数のメモリセルに共通のドレイン領域が形成
され、溝の上部に各メモリセル毎にソース領域が形成さ
れ、溝の側壁にゲート絶縁膜を介してゲート電極が形成
される。そし’ｒＭＯｓキャパシタは、各メモリセル毎
にＭＯＳＦＥＴのソース領域に接続してゲート電極上に
重ねられる第１の電極を形成し、この第１の電極上に絶
縁膜を介して第２の電極を形成して構成する。A semiconductor memory device according to the present invention includes a MOSFET in which a source region and a drain region are vertically formed using the sidewalls of a trench formed in a semiconductor substrate, and
It is configured by integrating a memory cell consisting of a MOS capacitor formed on top of the memory cell. Here, in a MOSFET, a drain region common to multiple memory cells is formed at the bottom of the trench, a source region is formed for each memory cell at the top of the trench, and a gate electrode is formed on the sidewall of the trench via a gate insulating film. It is formed. In the 'rMOs capacitor, a first electrode is connected to the source region of the MOSFET for each memory cell and overlapped on the gate electrode, and a second electrode is formed on this first electrode via an insulating film. Form and compose.
本発明によれば、メモリセルは縦型ＭＯＳＦＥＴ上にＭ
ＯＳキャパシタが積層された構造となり、゛高密度化、
高集積化ｄＲＡＭが得られる。また溝の対向する少なく
とも二つの側壁を利用してこれらの側壁の上部に二つの
ソース領域を設け、これら二つのソース領域間を接続す
るようにキャパシタの第１の電極を設けることにより、
メモリセルは小さい占有面積で大きい蓄積容量を持った
ものとすることができる。更に溝をＶ字溝とすれば、技
術的に確立された湿式のテーパエツチングを用いること
ができ、製造プロセス的にも有利である。According to the present invention, the memory cell is arranged on the vertical MOSFET.
OS capacitors have a stacked structure, resulting in higher density,
A highly integrated dRAM can be obtained. Further, by using at least two opposing side walls of the trench to provide two source regions on top of these side walls, and providing the first electrode of the capacitor so as to connect between these two source regions,
A memory cell can have a large storage capacity with a small footprint. Furthermore, if the groove is a V-shaped groove, the technically established wet taper etching can be used, which is advantageous in terms of the manufacturing process.
また、ドレイン領域を全メモリセルに共通とし、キャパ
シタの第２の電極をピット線とすれば、溝底部に設けら
れたドレイン領域を動作中、所望の電位２例えばＶｃｃ
（＋５Ｖ）に固定することができる。このドレイン領
域はα線により生じた電子を吸収するので、セルモード
でのソフトエラーを緩和することができる。更にキャパ
シタ電極をピット線とすることにより、ピット線モード
でのソフトエラーは、センスアンプにおける基板接続部
に起因するものだけになるのでソフトエラーに関与する
基板面積が小さくなり、その改善を図ることができる。Furthermore, if the drain region is common to all memory cells and the second electrode of the capacitor is a pit line, the drain region provided at the bottom of the groove can be set to a desired potential 2, for example, Vcc, during operation.
(+5V). Since this drain region absorbs electrons generated by α rays, soft errors in cell mode can be alleviated. Furthermore, by using the pit line as the capacitor electrode, soft errors in the pit line mode are only caused by the board connections in the sense amplifier, so the board area involved in soft errors is reduced, which can be improved. I can do it.
またＭＯＳＦＥＴの寸法をそれ程小さくすることなく高
集積化できるため、平面に形成したＭＯＳＦＥＴに比べ
てホットエレクトロンによるしきい値変動に強くなり、
ｄＲＡＭの信頼性向上が図られる。In addition, because MOSFETs can be highly integrated without reducing their dimensions, they are more resistant to threshold fluctuations caused by hot electrons than MOSFETs formed on a flat surface.
The reliability of dRAM is improved.
（発明の実施例〕 本発明の実施例を図面を参照して説明する。(Example of the invention) Embodiments of the present invention will be described with reference to the drawings.
第１図は一実施例のメモリセル配列部の模式的平面図で
あり、第２図はそのＡ−Ａ−断面図である。第１図の斜
線部が各メモリセルのＭＯＳキャパシタ領域となってい
る。第２図に示すように、ｐ型３ｉ出発基板１１ｔ ｌ
ｃｎ＋型層１１２．１）−型層１１３が積層された三層
構造を有するρ−型基板１１にメモリセルが集積形成さ
れている。FIG. 1 is a schematic plan view of a memory cell arrangement section of one embodiment, and FIG. 2 is a cross-sectional view taken along line AA. The shaded area in FIG. 1 is the MOS capacitor area of each memory cell. As shown in FIG. 2, p-type 3i starting substrate 11t l
Memory cells are integrated and formed on a ρ- type substrate 11 having a three-layer structure in which a cn+ type layer 112.1)- type layer 113 is laminated.
ｎ＋型層１１２は全メモリセルに共通のＭＯＳＦＥＴの
ドレイン領域となる層である。このような基板１１に、
ｎ＋型層に達する深さのＶ字溝１２が形成され、このＶ
字溝１２の側壁にゲート絶縁膜１３を介して第１層多結
晶シリコン膜によるゲート電極１４が形成されている。The n+ type layer 112 is a layer that becomes a drain region of a MOSFET common to all memory cells. On such a substrate 11,
A V-shaped groove 12 with a depth reaching the n+ type layer is formed, and this V-shaped groove 12 is
A gate electrode 14 made of a first layer polycrystalline silicon film is formed on the side wall of the groove 12 with a gate insulating film 13 interposed therebetween.
Ｖ字溝１２の上部にはＭＯＳＦＥＴのソース領域となる
ｎ＋型層１５が形成されている。このｎ＋型層１５は各
メモリセル毎に溝１２を挟んで対向するように二つずつ
設けられている。ゲート電極１４は、第１図に示すよう
に列方向のメモリセルに共通に配設されてワード線を構
成している。ＭＯＳキャパシタは、各メモリセル毎にＭ
ＯＳＦＥＴの二つのソース領域であるｎ＋型層にコンタ
クトしてゲート電極１４上に重ねられた。第２層多結晶
シリコン膜からなる第１の電極１７と、この上に絶縁膜
１８を介して形成された第３層多結晶シリコン膜からな
る第２の電極１９により構成されている。第２の電極１
９は行方向に連続的に配設されてビット線を構成してい
る。１６．２０は層間絶縁膜である。An n+ type layer 15 is formed above the V-shaped groove 12 to serve as a source region of the MOSFET. Two n+ type layers 15 are provided for each memory cell so as to face each other with the trench 12 in between. As shown in FIG. 1, the gate electrode 14 is commonly disposed in the memory cells in the column direction and forms a word line. The MOS capacitor is M for each memory cell.
It was overlaid on the gate electrode 14 in contact with the n+ type layer, which is the two source regions of the OSFET. It consists of a first electrode 17 made of a second layer polycrystalline silicon film, and a second electrode 19 made of a third layer polycrystalline silicon film formed thereon with an insulating film 18 interposed therebetween. second electrode 1
The bit lines 9 are arranged continuously in the row direction. 16.20 is an interlayer insulating film.
第３図（ａ）はメモリセルの等価回路を示している。Ｍ
ＯＳＦＥＴ−Ｑのドレインは第２図で説明したように全
ビットに共通のｎ＋型層１１２であり、これがＶｃｃ（
例えば、５Ｖ）に接続される。そのためにはチップ周辺
でＶｃｃ線とｎ＋型層１１２のコンタクトをとることが
行われる。ＭＯＳＦＥＴ−Ｑのゲート電極兼ワード線Ｗ
Ｌは第１層多結晶シリコン膜により、ＭＯＳキャパシタ
Ｃの第２の電極兼ビット線ＢＬは第３層多結晶シリコン
膜により形成されることは前述の通りである。FIG. 3(a) shows an equivalent circuit of a memory cell. M
The drain of OSFET-Q is the n+ type layer 112 common to all bits as explained in FIG.
For example, it is connected to 5V). For this purpose, contact is made between the Vcc line and the n+ type layer 112 around the chip. Gate electrode and word line W of MOSFET-Q
As described above, L is formed of the first layer polycrystalline silicon film, and the second electrode/bit line BL of the MOS capacitor C is formed of the third layer polycrystalline silicon film.
第３図（ｂ）（ｃ）にこのメモリセルの書込み。Writing to this memory cell is shown in FIGS. 3(b) and 3(c).
読み出し時の動作電圧例を示す。Ｖｃｃは正電圧例えば
＋５Ｖ、基板電位は例えば−３ｖとする。An example of operating voltage during reading is shown. Vcc is a positive voltage, for example, +5V, and the substrate potential is, for example, -3V.
先ず第３（ｂ）のように“０′°書込み、読み出しの時
は、そのセルのワード線ＷＬを８ＶとしてＭＯＳＦＥＴ
をオンさせ、ピットＩＢＬをＯＶとする。これにより、
ノードＮｓは５ｖ程度になる。First, as shown in 3rd (b), when writing and reading "0'°, the word line WL of the cell is set to 8V and the MOSFET is
is turned on, and the pit IBL is set to OV. This results in
The voltage at the node Ns is approximately 5V.
これにより書込みがなされる。次いでＷＬをＯｖとし、
ＢＬをＶｃｃと同じ５ｖにするとノードＮｓの電位は上
昇し、９ｖ程度になる。これがプリチャージである。そ
してこのセルを読み出す時はＷＬに８■を与える。これ
によりＢＬの電位は、５−５Ｘ４ＸＣｓ ／ （Ｃａ
＋Ｃｓ ）［Ｖ］となる。ここで、Ｃａはセル・キャパ
シタの容量。Writing is thereby performed. Then, let WL be Ov,
When BL is set to 5V, which is the same as Vcc, the potential of node Ns increases to about 9V. This is precharge. When reading this cell, 8■ is given to WL. As a result, the potential of BL becomes 5-5X4XCs/(Ca
+Cs) [V]. Here, Ca is the capacitance of the cell capacitor.
ＣＢはＢＬの附随容量である。従ってこのＢＬの電位を
センスアンプにより基準電位と比較すればよい。CB is the associated capacity of BL. Therefore, the potential of this BL may be compared with a reference potential using a sense amplifier.
同様に、゛１″書込み、読み出しの時は第３図（ｃ）に
示すように、ＷＬ＝８Ｖ、ＢＬ−５Ｖと−し、Ｎｓ ＝
５Ｖとして書込みを行なう。プリチャージ時はＷＬ−Ｏ
Ｖ、ＢＬ＝５Ｖ、Ｎｓ−５Ｖとする。従ってＷＬ−８Ｖ
とするとＢＬには５■が現われ、“１″読み出しがなさ
れる。Similarly, when writing and reading "1", as shown in FIG. 3(c), WL=8V, BL-5V, and Ns=
Write as 5V. WL-O when precharging
V, BL=5V, Ns-5V. Therefore WL-8V
Then, 5■ appears in BL, and "1" is read out.
次に本実施例のＣｌＲＡＭの製造工程例を第４図を参照
して説明する。第４図（ａ）〜（Ｃ）は第２図の断面図
に対応する工程断面図である。Next, an example of the manufacturing process of the ClRAM of this embodiment will be explained with reference to FIG. FIGS. 4(a) to 4(C) are process sectional views corresponding to the sectional view of FIG. 2.
先ず（ａ）に示すように、ρ型Ｓ１出発基板１１１上に
、高濃度にリンを拡散して全メモリセルに共通のドレイ
ン領域となるｎ“型層１１２を形成し、次いでこの上に
低濃度にボロンを含んだｐ−型層１１３をエピタキシャ
ル成長させる。このｐ−型層１１３の不純物濃度はＭＯ
ＳＦＥＴのしきい値を決定するために重要であり、例え
ば１ Ｘ １０” ／ｅｘ３とする。このような三層構
造の基板１１にＰＥＰ工程を経て、ｎ１型Ｍ！１１−２
に達する深さのＶ字溝１２をエツチング形成する。First, as shown in (a), on a ρ-type S1 starting substrate 111, phosphorus is diffused at a high concentration to form an n''-type layer 112 which will become a common drain region for all memory cells, and then a low-concentration layer 112 is formed on this. A p-type layer 113 containing boron is epitaxially grown.The impurity concentration of this p-type layer 113 is MO
It is important to determine the threshold value of the SFET, for example, 1 x 10"/ex3. After the PEP process is performed on the substrate 11 with such a three-layer structure, an n1 type M!11-2 is formed.
A V-shaped groove 12 with a depth reaching 100 mm is formed by etching.
例えば（１００）基板を用いた場合、ＫＯＩ−１を用い
たウェットエツチングにより容易に７字溝が形成される
。この後（ｂ）に示すように、ゲート絶縁膜１３として
例えば熱酸化膜を形成し、第１層多結晶シリコン膜を堆
積し、これをｖ字溝１２内に埋設するようにバターニン
グしてゲート電極１４を形成する。そして各メモリセル
領域毎に独立にＭＯＳＦＥＴのソース領域となるｎ＋型
Ｍ１５をイオン注入により形成する。第５図はこの状態
を示す斜視図である。Ｖ字溝１２は基板１１上に一方向
に連続的に形成され、谷溝１２に連続的にゲート電極１
４が配設されて、このゲート電極１４がワード線となる
。この後（Ｃ）に示すように、層間絶縁［１６としてＣ
ＶＤ酸化膜を形成し、ＰＥＰ工程を経てｎ＋型層上にコ
ンタクト孔を形成して第２Ｍ多結晶シリコン膜によりＭ
ＯＳキャパシタの第１の電極１７を形成する。第１の電
極１７は、各メモリセル領域の溝１２を挟んで対向する
二つのソース領域であるｎ＋型層１５に同時にコンタク
トしてゲート電極１４上を覆うように、各メモリセル毎
に独立に形成される。そしてこの第１の電極１７上に、
第２図に示すように、キャパシタ絶縁膜１８として例え
ば２００人の熱酸化膜を形成し、第３層多結晶シリコン
膜の堆積、バターニングによりビット線を兼ねるキャパ
シタの第２の電極１９を形成する。For example, when a (100) substrate is used, a 7-shaped groove can be easily formed by wet etching using KOI-1. After that, as shown in (b), a thermal oxide film, for example, is formed as the gate insulating film 13, a first layer polycrystalline silicon film is deposited, and this is patterned so as to be buried in the V-groove 12. A gate electrode 14 is formed. Then, n+ type M15, which will become the source region of the MOSFET, is formed independently in each memory cell region by ion implantation. FIG. 5 is a perspective view showing this state. The V-shaped groove 12 is continuously formed in one direction on the substrate 11, and the gate electrode 1 is continuously formed in the valley groove 12.
4 is provided, and this gate electrode 14 becomes a word line. After this, as shown in (C), the interlayer insulation [16 is C
A VD oxide film is formed, a contact hole is formed on the n+ type layer through a PEP process, and a 2M polycrystalline silicon film is used to form an M
A first electrode 17 of the OS capacitor is formed. The first electrode 17 is provided independently for each memory cell so as to simultaneously contact two n+ type layers 15, which are two source regions facing each other across the trench 12 in each memory cell region, and cover the gate electrode 14. It is formed. And on this first electrode 17,
As shown in FIG. 2, a thermal oxide film of, for example, 200 layers is formed as the capacitor insulating film 18, and a second electrode 19 of the capacitor which also serves as a bit line is formed by depositing and buttering a third layer polycrystalline silicon film. do.
このようにして形成される本実施例のｄＲＡＭは、次の
ような利点を持つ。先ず■Ｖ字溝に縦型ＭＯＳＦＥＴを
構成し、このＭＯＳＦＥＴ上に重なるようにＭＯＳキャ
パシタを構成しているため、メモリセル面積に対するキ
ャパシタ部の面積が大きく、従って小さいメモリセルの
占有面積で大きいキャパシタ容量を得ることができる。The dRAM of this embodiment formed in this manner has the following advantages. First, a vertical MOSFET is configured in the V-shaped groove, and a MOS capacitor is configured to overlap this MOSFET, so the area of the capacitor part is large relative to the area of the memory cell. Therefore, a large capacitor can be formed with a small area occupied by a memory cell. capacity can be obtained.
また本実施例のメモリセルは、情報電荷を蓄積するキャ
パシタと出発基板１１１との間がｐｎ接合障壁で隔てら
れているため、ソフトエラーに対して強いものとなって
いる。また一つのＭＯＳＦＥＴは、溝の対向する側壁を
共にチャネル領域として利用しているため、チャネル幅
が大きくとれ、従って絶縁膜をさほど薄くする必要もな
く、ホットエレクトロンによるしきい値変動が少なくな
る。また７字溝の加工技術は既に確立されたものであっ
て、歩留り良く高集積化ｄＲＡＭを得ることが可能であ
る。Furthermore, the memory cell of this embodiment is resistant to soft errors because the capacitor that stores information charges and the starting substrate 111 are separated by a pn junction barrier. In addition, since one MOSFET uses both the opposing sidewalls of the trench as a channel region, the channel width can be increased, and therefore the insulating film does not need to be made very thin, and threshold fluctuations due to hot electrons are reduced. Further, the processing technology for the figure 7 groove has already been established, and it is possible to obtain highly integrated dRAMs with a high yield.
本発明は上記実施例に限られず、種々変形して実施する
ことができる。The present invention is not limited to the above embodiments, and can be implemented with various modifications.
第６図および第７図は、エピタキシャル基板を用いず、
本発明のｄＲＡＭを実現した実施例である。第６図は平
面図、第７図はそのＡ−Ａ”断面図である。先の実施例
と対応する部分には同じ符号を付して詳細な説明は省く
。即ちこの実施例では、ｐ−型Ｓ１基板１１を用いてＶ
字溝１２を形成した後、イオン注入によりＭＯＳＦＥＴ
−Ｑのドレイン領域となるｎゝ型層３１を形成している
。6 and 7 do not use an epitaxial substrate,
This is an embodiment of the dRAM of the present invention. FIG. 6 is a plan view, and FIG. 7 is a cross-sectional view taken along the line A-A''. Portions corresponding to those in the previous embodiment are given the same reference numerals and detailed explanations are omitted. That is, in this embodiment, p - V using type S1 substrate 11
After forming the groove 12, MOSFET is formed by ion implantation.
An n-type layer 31 is formed to serve as a -Q drain region.
ｎ＋型１３１は第６図に斜線で示すように全メモリセル
に共通になるように形成される。また７字溝形成の後、
全面にｐ型不純物をイオン注入してＭＯＳＦＥＴのしき
い値制御用のｐ型層３２を形成している。以上の他は先
の実施例と異なるところがない。The n+ type 131 is formed to be common to all memory cells as shown by diagonal lines in FIG. After forming the 7-shaped groove,
A p-type layer 32 for controlling the threshold voltage of the MOSFET is formed by ion-implanting p-type impurities into the entire surface. Other than the above, there is no difference from the previous embodiment.
この実施例によればエピタキシャル層形成の工程を省略
することができる。エピタキシャル層は欠陥が多い。エ
ピタキシャル層を用いない本実施例は信頼性の点で有利
である。またＭＯＳＦＥＴのしきい値制御のため全面に
形成するｐ型層は素子分離層としても役立つ。According to this embodiment, the step of forming an epitaxial layer can be omitted. Epitaxial layers have many defects. This embodiment, which does not use an epitaxial layer, is advantageous in terms of reliability. Furthermore, the p-type layer formed over the entire surface to control the threshold value of the MOSFET also serves as an element isolation layer.
なお以上の実施例では、７字溝を一方向に連続的に形成
したが、必ずしも連続している必要はなく、各メモリセ
ル領域にのみ溝を形成することもできる。ざらに以上の
実施例では、ＭＯＳＦＥＴのドレイン領域となるｎ＋型
層を全メモリセルに共通に設け、これを固定電位として
動作させるようにしたが、このｎ＋型層を一方向につい
てのみ連続的に設けてこれをビット線とし、キャパシタ
の第２の電極を全面の設けてこれを固定電位として、通
常の動作モードとすることも可能である。In the above embodiments, the 7-shaped grooves were formed continuously in one direction, but they do not necessarily have to be continuous, and the grooves may be formed only in each memory cell region. Roughly speaking, in the above embodiment, an n+ type layer serving as the drain region of the MOSFET was provided in common for all memory cells, and this layer was operated at a fixed potential. It is also possible to provide a bit line and provide the second electrode of the capacitor over the entire surface and set it at a fixed potential for normal operation mode.
第１図は本発明の一実施例のｄＲＡＭの模式的平面図、
第２図はそのＡ−Ａ−断面図、第３図（ａ）〜（Ｃ）は
メモリセルの等価回路図および動作電圧関係を示す図１
、第４図（ａ）〜（Ｃ）は本実施例のｄＲＡＭの製造工
程を示す断面図、第５図は第４図（１））の状態を示す
斜視図、第６図は本発明の他の実施例のｄＲＡＭ構造を
示す平面図、第７図はそのＡ−Ａ−断面図、第８図は従
来例のｄＲＡＭの断面図である。
１１・・・３ｉ基板、１１１・・・ｐ型出元基板、１１
２・・・ｎ＋型層くドレイン領域）、１１３・・・ｐ−
型層、１２・・・７字溝、１３・・・ゲート絶縁膜、１
４・・・ゲート電極兼ワード線（第１層多結晶シリコン
膜）、１５・・・ｎ＋型層（ソース領域）、１６゜２０
・・・層間絶縁謄、１７・・・キャパシタの第１の電極
（第２層多結晶シリコン膜）、１８・・・キャパシタ絶
縁膜、１つ・・・キャパシタの第２の電極兼ビット線（
第３層多結晶シリコン膜）。
出願人代理人 弁理士 鈴江武彦
第１図
第２図
第３図
第４図
第５図
第６図
第７図
第８１ＸｉFIG. 1 is a schematic plan view of a dRAM according to an embodiment of the present invention;
Figure 2 is a cross-sectional view taken along the line A-A, and Figures 3 (a) to (C) are equivalent circuit diagrams of the memory cell and Figure 1 showing the operating voltage relationships.
, FIGS. 4(a) to (C) are cross-sectional views showing the manufacturing process of the dRAM of this embodiment, FIG. 5 is a perspective view showing the state of FIG. 4(1)), and FIG. FIG. 7 is a plan view showing a dRAM structure of another embodiment, FIG. 7 is a sectional view taken along the line AA, and FIG. 8 is a sectional view of a conventional dRAM. 11...3i substrate, 111...p type source substrate, 11
2...n+ type drain region), 113...p-
Mold layer, 12...7-shaped groove, 13... Gate insulating film, 1
4... Gate electrode/word line (first layer polycrystalline silicon film), 15... n+ type layer (source region), 16°20
... Interlayer insulation, 17... Capacitor first electrode (second layer polycrystalline silicon film), 18... Capacitor insulating film, one... Capacitor second electrode and bit line (
3rd layer polycrystalline silicon film). Applicant's Representative Patent Attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 6 Figure 7 Figure 81Xi
Claims (3)
からなるメモリセルを集積して構成される半導体記憶装
置において、前記ＭＯＳＦＥＴは、前記基板に形成され
た溝の底部に複数のメモリセルに共通に設けられたドレ
イン領域と、前記溝の上部に各メモリセル毎に設けられ
たソース領域と、前記溝の側壁に絶縁膜を介して形成さ
れたゲート電極とから構成され、前記ＭＯＳキャパシタ
は、各メモリセル毎の前記ソース領域に接続して前記ゲ
ート電極上に重ねられた第１の電極と、この第１の電極
上に絶縁膜を介して形成された第２の電極とから構成さ
れていることを特徴とする半導体記憶装置。(1) In a semiconductor memory device configured by integrating memory cells each consisting of a MOSFET and a MOS capacitor on a semiconductor substrate, the MOSFET is provided commonly to a plurality of memory cells at the bottom of a groove formed in the substrate. The MOS capacitor includes a drain region provided for each memory cell in the upper part of the trench, a source region provided for each memory cell on the upper part of the trench, and a gate electrode formed on the side wall of the trench with an insulating film interposed therebetween. a first electrode connected to each source region and overlaid on the gate electrode; and a second electrode formed on the first electrode with an insulating film interposed therebetween. Characteristic semiconductor memory device.
れたＶ字溝であり、このＶ字溝の側壁に形成される前記
ＭＯＳＦＥＴのゲート電極はＶ字溝に沿つて連続的に配
設されてワード線を構成し、ＭＯＳキャパシタの第２の
電極は前記Ｖ字溝と交差する方向に連続的に配設されて
ビット線を構成する特許請求の範囲第１項記載の半導体
記憶装置。(2) The groove is a V-shaped groove continuously formed along one direction in the substrate, and the gate electrode of the MOSFET formed on the side wall of this V-shaped groove is continuously formed along the V-shaped groove. 2. The semiconductor according to claim 1, wherein the second electrode of the MOS capacitor is arranged continuously in a direction intersecting the V-shaped groove to form a bit line. Storage device.
度の第２導電型層、この上に低不純物濃度の第１導電型
層が重ねられた三層構造であり、前記溝は、前記低不純
物濃度の第１導電型層表面から前記高不純物濃度の第２
導電型層に達する深さに形成され、前記第２導電型層が
全メモリセルに共通のＭＯＳＦＥＴのドレイン領域とな
り、ＭＯＳＦＥＴのソース領域は前記溝の上部の前記低
不純物濃度の第１導電型層表面に形成される特許請求の
範囲第１項記載の半導体記憶装置。(3) The substrate has a three-layer structure in which a starting substrate of a first conductivity type, a second conductivity type layer with a high impurity concentration, and a first conductivity type layer with a low impurity concentration are stacked thereon, and the groove is , from the surface of the first conductivity type layer with a low impurity concentration to the second conductivity type layer with a high impurity concentration.
The second conductivity type layer is formed to a depth that reaches the conductivity type layer, and the second conductivity type layer becomes a drain region of a MOSFET common to all memory cells, and the MOSFET source region is formed in the low impurity concentration first conductivity type layer above the trench. A semiconductor memory device according to claim 1, which is formed on a surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263306A JPS61140172A (en) | 1984-12-13 | 1984-12-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263306A JPS61140172A (en) | 1984-12-13 | 1984-12-13 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140172A true JPS61140172A (en) | 1986-06-27 |
Family
ID=17387643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263306A Pending JPS61140172A (en) | 1984-12-13 | 1984-12-13 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140172A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04234167A (en) * | 1990-09-04 | 1992-08-21 | Motorola Inc | Dynamic random access memory cell and its manufacture |
| US5275965A (en) * | 1992-11-25 | 1994-01-04 | Micron Semiconductor, Inc. | Trench isolation using gated sidewalls |
| JPH06232370A (en) * | 1992-12-30 | 1994-08-19 | Hyundai Electron Ind Co Ltd | Dynamic ram cell |
| US5362665A (en) * | 1994-02-14 | 1994-11-08 | Industrial Technology Research Institute | Method of making vertical DRAM cross point memory cell |
| FR2919112A1 (en) * | 2007-07-16 | 2009-01-23 | St Microelectronics Crolles 2 | Integrated circuit e.g. Dynamic RAM cell, has bit line located under structure that acts as gate to control channel, and capacitor includes electrode that comprises common layer with part of source and/or drain region of transistor |
| JP2012252770A (en) * | 2011-05-10 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | Gain-cell type semiconductor memory device and driving method thereof |
-
1984
- 1984-12-13 JP JP59263306A patent/JPS61140172A/en active Pending
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| FR2919112A1 (en) * | 2007-07-16 | 2009-01-23 | St Microelectronics Crolles 2 | Integrated circuit e.g. Dynamic RAM cell, has bit line located under structure that acts as gate to control channel, and capacitor includes electrode that comprises common layer with part of source and/or drain region of transistor |
| JP2012252770A (en) * | 2011-05-10 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | Gain-cell type semiconductor memory device and driving method thereof |
| US9443844B2 (en) | 2011-05-10 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Gain cell semiconductor memory device and driving method thereof |
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