JPH05207375A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH05207375A JPH05207375A JP4036922A JP3692292A JPH05207375A JP H05207375 A JPH05207375 A JP H05207375A JP 4036922 A JP4036922 A JP 4036922A JP 3692292 A JP3692292 A JP 3692292A JP H05207375 A JPH05207375 A JP H05207375A
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- Japan
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- transistor
- gate
- switching element
- drain
- photodiode
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
- H03F3/082—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light with FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
Abstract
(57)【要約】
【目的】 フォトダイオードの接合容量に起因する感度
の低下を抑えると共に、積分期間中に入射光量が変化し
ても正しい信号出力電圧が得られるようにした固体撮像
素子を提供する。 【構成】 一端を接地したフォトダイオード１と、ゲー
トにフォトダイオード１の他端を接続しソースを接地し
ドレインに負荷５を接続したｎ型ＭＯＳトランジスタ２
と、該ｎ型ＭＯＳトランジスタ２のドレインとゲートの
間に接続された帰還容量素子３及びリセット用のスイッ
チング素子４とで形成した基本セルで固体撮像素子を構
成する。
の低下を抑えると共に、積分期間中に入射光量が変化し
ても正しい信号出力電圧が得られるようにした固体撮像
素子を提供する。 【構成】 一端を接地したフォトダイオード１と、ゲー
トにフォトダイオード１の他端を接続しソースを接地し
ドレインに負荷５を接続したｎ型ＭＯＳトランジスタ２
と、該ｎ型ＭＯＳトランジスタ２のドレインとゲートの
間に接続された帰還容量素子３及びリセット用のスイッ
チング素子４とで形成した基本セルで固体撮像素子を構
成する。
Description
【０００１】
【産業上の利用分野】この発明は、フォトダイオードの
接合容量に起因する感度低下を抑えると共に、積分期間
中に入射光量が変化しても正しい信号出力電圧が得られ
るようにした固体撮像素子に関する。
接合容量に起因する感度低下を抑えると共に、積分期間
中に入射光量が変化しても正しい信号出力電圧が得られ
るようにした固体撮像素子に関する。
【０００２】
【従来の技術】従来、固体撮像素子としては、ＭＯＳ
型，ＣＣＤ型の他に、増幅型の固体撮像素子として、Ａ
ＭＩ，ＳＩＴ，ＣＭＤ，ＢＡＳＩＳ，ＦＧＡ，ＢＣＭＤ
等が知られている。これらの増幅型の固体撮像素子は、
画素が小さな場合は問題ないが、比較的大きな画素を必
要とする用途、例えば、カメラ等の自動焦点制御（Ａ
Ｆ）に利用されるセンサ等では、次のような問題が生ず
る。
型，ＣＣＤ型の他に、増幅型の固体撮像素子として、Ａ
ＭＩ，ＳＩＴ，ＣＭＤ，ＢＡＳＩＳ，ＦＧＡ，ＢＣＭＤ
等が知られている。これらの増幅型の固体撮像素子は、
画素が小さな場合は問題ないが、比較的大きな画素を必
要とする用途、例えば、カメラ等の自動焦点制御（Ａ
Ｆ）に利用されるセンサ等では、次のような問題が生ず
る。
【０００３】この問題点をＡＭＩ（Amplified MOS Imag
er）を用いて説明する。図17は、通常のＡＭＩの１画素
の構成を示す回路構成図で、101 はフォトダイオード、
Ｑ１は増幅用トランジスタ、Ｑ２，Ｑ３はバイアス用ト
ランジスタ、Ｑ４はリセット用トランジスタ、102 はバ
イアス回路、103 はシフトレジスタからの出力パルスで
駆動されるスイッチング用トランジスタである。このよ
うに構成されたＡＭＩにおいて、光電変換による信号出
力電圧ΔＶOUT は、次式（１）で与えられる。 ΔＶOUT ＝ＩP ・ｔ／Ｃd ・・・・・（１）
er）を用いて説明する。図17は、通常のＡＭＩの１画素
の構成を示す回路構成図で、101 はフォトダイオード、
Ｑ１は増幅用トランジスタ、Ｑ２，Ｑ３はバイアス用ト
ランジスタ、Ｑ４はリセット用トランジスタ、102 はバ
イアス回路、103 はシフトレジスタからの出力パルスで
駆動されるスイッチング用トランジスタである。このよ
うに構成されたＡＭＩにおいて、光電変換による信号出
力電圧ΔＶOUT は、次式（１）で与えられる。 ΔＶOUT ＝ＩP ・ｔ／Ｃd ・・・・・（１）
【０００４】ここで、ＩP は光電流、ｔは積分時間、Ｃ
d はフォトダイオード101 の接合容量である。この
（１）式からわかるように、積分時間一定のもとで信号
出力電圧ΔＶOUT をあげるには、ＩP を大きくするかＣ
d を小さくしなければならない。しかし、ＩP を大きく
するには画素面積を大きくしなければならず、画素面積
が大きくなるとＣd も大きくなる。またＣd を小さくす
るためには画素面積を小さくしなければならず、画素面
積を小さくするとＩP は小さくなる。このため従来のＡ
ＭＩの構成のままでは感度の向上を計ることができな
い。
d はフォトダイオード101 の接合容量である。この
（１）式からわかるように、積分時間一定のもとで信号
出力電圧ΔＶOUT をあげるには、ＩP を大きくするかＣ
d を小さくしなければならない。しかし、ＩP を大きく
するには画素面積を大きくしなければならず、画素面積
が大きくなるとＣd も大きくなる。またＣd を小さくす
るためには画素面積を小さくしなければならず、画素面
積を小さくするとＩP は小さくなる。このため従来のＡ
ＭＩの構成のままでは感度の向上を計ることができな
い。
【０００５】この問題点を解決するため、図18に示すよ
うな構成が、「A New MOS Imager Using Photodiode as
Current Source 」（IEEE JOURNAL OF SOLID-STATE-CI
RCUITS, VOL. 26, NO. 8, Aug., 1991）において報告さ
れている。この構成は、転送ゲート用トランジスタＱ
５，Ｑ６を追加し、フォトダイオード101 と増幅用トラ
ンジスタＱ１との間に蓄積容量Ｃt を接続したものであ
る。このように構成された固体撮像素子においては、積
分期間中トランジスタＱ５をData信号により飽和領域で
動作するようにＯＮさせて、フォトダイオード101 に印
加される電圧が、トランジスタＱ５のゲート電圧からゲ
ート・ソース間電圧ＶGS下がった電圧に固定されるよう
にすることによって、フォトダイオード101 で発生する
光電荷がトランジスタＱ５を介して増幅用トランジスタ
Ｑ１のゲートに接続されている蓄積容量Ｃt に蓄積され
る。したがってフォトダイオード101 の接合容量Ｃd の
影響が遮断され、光電変換による信号出力電圧ΔＶOUT
は次式（２）で決まる。 ΔＶOUT ＝ＩP ・ｔ／Ｃt ・・・・・（２）
うな構成が、「A New MOS Imager Using Photodiode as
Current Source 」（IEEE JOURNAL OF SOLID-STATE-CI
RCUITS, VOL. 26, NO. 8, Aug., 1991）において報告さ
れている。この構成は、転送ゲート用トランジスタＱ
５，Ｑ６を追加し、フォトダイオード101 と増幅用トラ
ンジスタＱ１との間に蓄積容量Ｃt を接続したものであ
る。このように構成された固体撮像素子においては、積
分期間中トランジスタＱ５をData信号により飽和領域で
動作するようにＯＮさせて、フォトダイオード101 に印
加される電圧が、トランジスタＱ５のゲート電圧からゲ
ート・ソース間電圧ＶGS下がった電圧に固定されるよう
にすることによって、フォトダイオード101 で発生する
光電荷がトランジスタＱ５を介して増幅用トランジスタ
Ｑ１のゲートに接続されている蓄積容量Ｃt に蓄積され
る。したがってフォトダイオード101 の接合容量Ｃd の
影響が遮断され、光電変換による信号出力電圧ΔＶOUT
は次式（２）で決まる。 ΔＶOUT ＝ＩP ・ｔ／Ｃt ・・・・・（２）
【０００６】この（２）式からわかるように、蓄積容量
Ｃt を小さくすることにより、信号出力電圧ΔＶOUT を
大きくすることができる。すなわちフォトダイオードの
接合容量Ｃd に依存せず、感度を決めることができる。
Ｃt を小さくすることにより、信号出力電圧ΔＶOUT を
大きくすることができる。すなわちフォトダイオードの
接合容量Ｃd に依存せず、感度を決めることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、この構
成の固体撮像素子においては、次のような問題点を有す
る。すなわち、積分期間中、入射光量が一定ならば、ト
ランジスタＱ５に流れる電流（光電流ＩP ）は一定であ
るため、問題はない。しかし、積分期間中、入射光量が
変化した場合、トランジスタＱ５の電流が変化するた
め、それによりトランジスタＱ５のＶGSが変化し、フォ
トダイオードの接合容量Ｃd と蓄積容量Ｃt の間で電荷
の移動が生じ、正しい光電変換出力が得られなくなると
いう問題点が発生する。
成の固体撮像素子においては、次のような問題点を有す
る。すなわち、積分期間中、入射光量が一定ならば、ト
ランジスタＱ５に流れる電流（光電流ＩP ）は一定であ
るため、問題はない。しかし、積分期間中、入射光量が
変化した場合、トランジスタＱ５の電流が変化するた
め、それによりトランジスタＱ５のＶGSが変化し、フォ
トダイオードの接合容量Ｃd と蓄積容量Ｃt の間で電荷
の移動が生じ、正しい光電変換出力が得られなくなると
いう問題点が発生する。
【０００８】この発明は、従来提案の固体撮像素子にお
ける上記問題点を解消するためなされたもので、フォト
ダイオードの接合容量に起因する感度の低下を抑えると
共に、積分期間中に入射光量が変化しても正しい信号出
力電圧が得られるようにした固体撮像素子を提供するこ
とを目的とする。
ける上記問題点を解消するためなされたもので、フォト
ダイオードの接合容量に起因する感度の低下を抑えると
共に、積分期間中に入射光量が変化しても正しい信号出
力電圧が得られるようにした固体撮像素子を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、アノード又はカソードの一端が
接地されたフォトダイオードと、ゲートに前記フォトダ
イオードの他端が接続され、ソースは接地され、ドレイ
ンには負荷が接続された第１のトランジスタと、該第１
のトランジスタのドレインとゲートの間に接続された帰
還容量素子及びリセット用の第１のスイッチング素子と
からなり、フォトダイオードに入射された光量を第１の
トランジスタのドレイン電圧の変化として出力する光電
変換検出セルで固体撮像素子を構成するものである。
決するため、本発明は、アノード又はカソードの一端が
接地されたフォトダイオードと、ゲートに前記フォトダ
イオードの他端が接続され、ソースは接地され、ドレイ
ンには負荷が接続された第１のトランジスタと、該第１
のトランジスタのドレインとゲートの間に接続された帰
還容量素子及びリセット用の第１のスイッチング素子と
からなり、フォトダイオードに入射された光量を第１の
トランジスタのドレイン電圧の変化として出力する光電
変換検出セルで固体撮像素子を構成するものである。
【００１０】このように構成した固体撮像素子において
は、光電変換による信号出力電圧は、ソース接地の第１
のトランジスタのゲインを上げることによりフォトダイ
オードの接合容量の影響を抑えることができ、これによ
り第１のトランジスタのゲートとドレインの間に接続さ
れた帰還容量素子の容量値を下げることによって出力電
圧を大きく、すなわち感度を向上させることができる。
また第１のトランジスタのバイアス電流を光電流よりも
十分大きく設定しておくことにより、光電流の変化によ
るバイアス電流の変化は無視できるため、光量が変化し
ても正しい光電変換出力を得ることができる。
は、光電変換による信号出力電圧は、ソース接地の第１
のトランジスタのゲインを上げることによりフォトダイ
オードの接合容量の影響を抑えることができ、これによ
り第１のトランジスタのゲートとドレインの間に接続さ
れた帰還容量素子の容量値を下げることによって出力電
圧を大きく、すなわち感度を向上させることができる。
また第１のトランジスタのバイアス電流を光電流よりも
十分大きく設定しておくことにより、光電流の変化によ
るバイアス電流の変化は無視できるため、光量が変化し
ても正しい光電変換出力を得ることができる。
【００１１】
【実施例】次に実施例について説明する。図１は、本発
明に係る固体撮像素子の基本的な実施例を示す回路構成
図である。図において、１はフォトダイオードであり、
２はｎ型ＭＯＳトランジスタで、ソースを接地し、ドレ
インに負荷５を接続することにより、ソース接地型の増
幅回路を構成している。そしてこのソース接地型増幅回
路の入力端子、すなわちｎ型ＭＯＳトランジスタ２のゲ
ートにフォトダイオード１を接続し、ソース接地型増幅
回路の出力端子、すなわちｎ型ＭＯＳトランジスタ２の
ドレインから入力端子（ｎ型ＭＯＳトランジスタ２のゲ
ート）に容量３を接続して帰還をかけると共に、ｎ型Ｍ
ＯＳトランジスタ２のゲートの初期電位を設定するため
のリセット用スイッチング素子４を容量素子３と並列に
接続する。この構成のものを基本セル（画素）とし、こ
の基本セルを１次元又は２次元的に配列したときに、読
み出し画素を選択するための、シフトレジスタパルスで
駆動されるスイッチング素子６を設け、該スイッチング
素子６をＯＮしたときに、信号出力線７にｎ型ＭＯＳト
ランジスタ２のドレイン電圧が現れるように構成する。
明に係る固体撮像素子の基本的な実施例を示す回路構成
図である。図において、１はフォトダイオードであり、
２はｎ型ＭＯＳトランジスタで、ソースを接地し、ドレ
インに負荷５を接続することにより、ソース接地型の増
幅回路を構成している。そしてこのソース接地型増幅回
路の入力端子、すなわちｎ型ＭＯＳトランジスタ２のゲ
ートにフォトダイオード１を接続し、ソース接地型増幅
回路の出力端子、すなわちｎ型ＭＯＳトランジスタ２の
ドレインから入力端子（ｎ型ＭＯＳトランジスタ２のゲ
ート）に容量３を接続して帰還をかけると共に、ｎ型Ｍ
ＯＳトランジスタ２のゲートの初期電位を設定するため
のリセット用スイッチング素子４を容量素子３と並列に
接続する。この構成のものを基本セル（画素）とし、こ
の基本セルを１次元又は２次元的に配列したときに、読
み出し画素を選択するための、シフトレジスタパルスで
駆動されるスイッチング素子６を設け、該スイッチング
素子６をＯＮしたときに、信号出力線７にｎ型ＭＯＳト
ランジスタ２のドレイン電圧が現れるように構成する。
【００１２】次にこのように構成された固体撮像素子の
動作について説明する。まず積分開始前にリセットパル
スφR でスイッチング素子４をＯＮとしてリセット動作
を行い、スイッチング素子４をＯＦＦとした時点から積
分が開始される。その後、一定積分時間が経過した時点
で、スイッチング素子６をＯＮ状態にして、信号出力線
７から次式（３）で与えられる信号出力ＶOUT を得る。 ＶOUT ＝ＶGS＋ＩP ・ｔ／｛（１＋１／Ｇ）Ｃt ＋１／Ｇ・Ｃd ｝ ・・・・・（３）
動作について説明する。まず積分開始前にリセットパル
スφR でスイッチング素子４をＯＮとしてリセット動作
を行い、スイッチング素子４をＯＦＦとした時点から積
分が開始される。その後、一定積分時間が経過した時点
で、スイッチング素子６をＯＮ状態にして、信号出力線
７から次式（３）で与えられる信号出力ＶOUT を得る。 ＶOUT ＝ＶGS＋ＩP ・ｔ／｛（１＋１／Ｇ）Ｃt ＋１／Ｇ・Ｃd ｝ ・・・・・（３）
【００１３】ここで、ＶGSはリセット時のｎ型ＭＯＳト
ランジスタ２のゲート・ソース間電圧で、これはリセッ
ト時のドレイン電圧でもある。Ｇはソース接地型増幅回
路のゲイン、Ｃt は容量素子３の容量値、Ｃd はフォト
ダイオード１の接合容量値、ＩP ，ｔはそれぞれ前出と
同様に、光電流と積分時間である。
ランジスタ２のゲート・ソース間電圧で、これはリセッ
ト時のドレイン電圧でもある。Ｇはソース接地型増幅回
路のゲイン、Ｃt は容量素子３の容量値、Ｃd はフォト
ダイオード１の接合容量値、ＩP ，ｔはそれぞれ前出と
同様に、光電流と積分時間である。
【００１４】上記（３）式からわかるように、光電変換
による出力信号の増加分は、ソース接地型増幅回路のゲ
インＧを上げることにより、フォトダイオード１の接合
容量Ｃd による影響を抑えることができる。これによ
り、帰還容量素子３の容量値Ｃt を下げることによっ
て、出力電圧ＶOUT を大きく、すなわち感度を高くする
ことができる。
による出力信号の増加分は、ソース接地型増幅回路のゲ
インＧを上げることにより、フォトダイオード１の接合
容量Ｃd による影響を抑えることができる。これによ
り、帰還容量素子３の容量値Ｃt を下げることによっ
て、出力電圧ＶOUT を大きく、すなわち感度を高くする
ことができる。
【００１５】次に、積分期間中に光量が変化した場合の
動作について説明する。積分期間中に光量が変化する
と、容量素子３を充電する電流が変化するため、ｎ型Ｍ
ＯＳトランジスタ２のバイアス電流の変化によりＶGSが
変化する。しかしながら、予めｎ型ＭＯＳトランジスタ
２のバイアス電流を光電流よりも十分大きく設定してお
くことにより、光電流の変化によるバイアス電流の変化
は無視できるため、光量が変化しても、正しい光電変換
出力を得ることができる。
動作について説明する。積分期間中に光量が変化する
と、容量素子３を充電する電流が変化するため、ｎ型Ｍ
ＯＳトランジスタ２のバイアス電流の変化によりＶGSが
変化する。しかしながら、予めｎ型ＭＯＳトランジスタ
２のバイアス電流を光電流よりも十分大きく設定してお
くことにより、光電流の変化によるバイアス電流の変化
は無視できるため、光量が変化しても、正しい光電変換
出力を得ることができる。
【００１６】次に図２に基づいて具体的な実施例につい
て説明する。図２は、固体撮像素子を構成する基本セル
を示す回路構成図で、この実施例は、リセット用スイッ
チング素子をｎ型ＭＯＳトランジスタ８で構成し、同じ
く画素選択用スイッチング素子をｎ型ＭＯＳトランジス
タ９で構成し、ソース接地型増幅回路の負荷をｐ型ＭＯ
Ｓトランジスタ10による能動負荷として構成したもので
あり、動作は図１に示したものと全く同様である。
て説明する。図２は、固体撮像素子を構成する基本セル
を示す回路構成図で、この実施例は、リセット用スイッ
チング素子をｎ型ＭＯＳトランジスタ８で構成し、同じ
く画素選択用スイッチング素子をｎ型ＭＯＳトランジス
タ９で構成し、ソース接地型増幅回路の負荷をｐ型ＭＯ
Ｓトランジスタ10による能動負荷として構成したもので
あり、動作は図１に示したものと全く同様である。
【００１７】図２に示した基本セルを１次元にｎ個配列
し、ラインセンサとして用いた実施例を図３に示す。図
において、11-1，11-2，・・・ 11-nは図２で示した基本セ
ルからなる単位画素で、12はリセット及び読み出しを順
次行うためのシフトレジスタであり、13は画素選択用ｎ
型ＭＯＳトランジスタ９を共通接続した信号出力線で、
バッファ14を介して出力端子14ａより信号出力ＶOUT を
得るようになっている。各単位画素11-1，11-2，・・・ 11
-nの負荷用ｐ型ＭＯＳトランジスタ10の各ゲート及び各
ソースはそれぞれ共通に接続され、それぞれバイアスＶ
BIAS及び電源電圧ＶDDが印加されている。そして各画素
の積分時間はリセット用ｎ型ＭＯＳトランジスタ８がＯ
ＦＦしてからシフトレジスタ12により画素選択用ｎ型Ｍ
ＯＳトランジスタ９がＯＮするまでの間なので、各画素
間の積分時間を一定にするため、一つの画素の読み出し
用の画素選択用ｎ型ＭＯＳトランジスタ９のゲートと、
その前段の画素のリセット用ｎ型ＭＯＳトランジスタ８
のゲートとを共通に接続し、読み出し及びリセットを、
共に１画素ずつ順次に行うように構成している。
し、ラインセンサとして用いた実施例を図３に示す。図
において、11-1，11-2，・・・ 11-nは図２で示した基本セ
ルからなる単位画素で、12はリセット及び読み出しを順
次行うためのシフトレジスタであり、13は画素選択用ｎ
型ＭＯＳトランジスタ９を共通接続した信号出力線で、
バッファ14を介して出力端子14ａより信号出力ＶOUT を
得るようになっている。各単位画素11-1，11-2，・・・ 11
-nの負荷用ｐ型ＭＯＳトランジスタ10の各ゲート及び各
ソースはそれぞれ共通に接続され、それぞれバイアスＶ
BIAS及び電源電圧ＶDDが印加されている。そして各画素
の積分時間はリセット用ｎ型ＭＯＳトランジスタ８がＯ
ＦＦしてからシフトレジスタ12により画素選択用ｎ型Ｍ
ＯＳトランジスタ９がＯＮするまでの間なので、各画素
間の積分時間を一定にするため、一つの画素の読み出し
用の画素選択用ｎ型ＭＯＳトランジスタ９のゲートと、
その前段の画素のリセット用ｎ型ＭＯＳトランジスタ８
のゲートとを共通に接続し、読み出し及びリセットを、
共に１画素ずつ順次に行うように構成している。
【００１８】図４に、シフトレジスタ12の出力パルスφ
1 ，φ2 ，・・・ φn+1 のタイミングチャートと、信号出
力電圧ＶOUT 及び各画素の積分時間を示す。この図から
わかるように、各画素の積分時間は一定であるが、時刻
については、読み出し時刻の差だけずれることがわか
る。また図４の信号出力電圧ＶOUT には、オフセット電
圧が加わっているので、図３には示していないが、通常
は遮光画素を数画素設け、その遮光画素の出力電圧を基
準レベルとして、その基準レベルからの差分を信号出力
電圧として扱うのが一般的である。
1 ，φ2 ，・・・ φn+1 のタイミングチャートと、信号出
力電圧ＶOUT 及び各画素の積分時間を示す。この図から
わかるように、各画素の積分時間は一定であるが、時刻
については、読み出し時刻の差だけずれることがわか
る。また図４の信号出力電圧ＶOUT には、オフセット電
圧が加わっているので、図３には示していないが、通常
は遮光画素を数画素設け、その遮光画素の出力電圧を基
準レベルとして、その基準レベルからの差分を信号出力
電圧として扱うのが一般的である。
【００１９】図５は、他の実施例の基本セルを示す回路
構成図で、この実施例の基本セルは、図２に示した実施
例の基本セルにおけるｐＭＯＳ能動負荷の代わりに、デ
プレッション型のｎ型ＭＯＳトランジスタ10′を用いて
構成したもので、図２に示した基本セルと同様な作用効
果をもつものであり、図２に示した基本セルと同様に用
いてラインセンサを構成することができる。
構成図で、この実施例の基本セルは、図２に示した実施
例の基本セルにおけるｐＭＯＳ能動負荷の代わりに、デ
プレッション型のｎ型ＭＯＳトランジスタ10′を用いて
構成したもので、図２に示した基本セルと同様な作用効
果をもつものであり、図２に示した基本セルと同様に用
いてラインセンサを構成することができる。
【００２０】なお基本セルの構成としては、この他に図
１における負荷５として通常の抵抗負荷や、ｎ型ＭＯＳ
トランジスタ２と同タイプのｎ型ＭＯＳトランジスタを
用いて構成することもできる。しかしｎ型ＭＯＳトラン
ジスタ２のバイアス電流とゲインを適切に決め、なお且
つチップレイアウトにおいて面積を小さくするには、図
２及び図５に示したような能動負荷が適している。
１における負荷５として通常の抵抗負荷や、ｎ型ＭＯＳ
トランジスタ２と同タイプのｎ型ＭＯＳトランジスタを
用いて構成することもできる。しかしｎ型ＭＯＳトラン
ジスタ２のバイアス電流とゲインを適切に決め、なお且
つチップレイアウトにおいて面積を小さくするには、図
２及び図５に示したような能動負荷が適している。
【００２１】次に、図２又は図５に示した実施例の基本
セルにおける、積分期間中にフォトダイオードに印加さ
れるバイアスについて説明する。図２又は図５に示す基
本セルにおいて、リセット時の電圧はｎ型ＭＯＳトラン
ジスタ２のソース・ゲート間電圧ＶGSで与えられる。こ
のＶGSはｎ型ＭＯＳトランジスタ２のスレッショルド電
圧ＶTHとバイアス電流に依存するが、バイアス電流は光
電流より十分大きくして、なお且つ消費電流を抑えるた
めに大きくは変えることができない。またＶTHについて
はプロセスによって決まっており、通常のＣＭＯＳある
いはｎＭＯＳプロセスにおいて、このＶTHは１Ｖ前後に
設定されている。したがって通常のｎ型ＭＯＳトランジ
スタを用いると、フォトダイオードが積分期間中に印加
されている逆バイアスは、１Ｖ前後になる。
セルにおける、積分期間中にフォトダイオードに印加さ
れるバイアスについて説明する。図２又は図５に示す基
本セルにおいて、リセット時の電圧はｎ型ＭＯＳトラン
ジスタ２のソース・ゲート間電圧ＶGSで与えられる。こ
のＶGSはｎ型ＭＯＳトランジスタ２のスレッショルド電
圧ＶTHとバイアス電流に依存するが、バイアス電流は光
電流より十分大きくして、なお且つ消費電流を抑えるた
めに大きくは変えることができない。またＶTHについて
はプロセスによって決まっており、通常のＣＭＯＳある
いはｎＭＯＳプロセスにおいて、このＶTHは１Ｖ前後に
設定されている。したがって通常のｎ型ＭＯＳトランジ
スタを用いると、フォトダイオードが積分期間中に印加
されている逆バイアスは、１Ｖ前後になる。
【００２２】ところで、フォトダイオードに印加される
バイアス電圧が大きい場合、フォトダイオードで発生す
る暗電荷、すなわち光があたらない状態でも発生する電
荷が大きくなり、雑音の原因となる。これを抑えるには
ｎ型ＭＯＳトランジスタ２のＶTHを低く抑えればよく、
これはｎ型ＭＯＳトランジスタ２のチャネル領域に不純
物をドープすることで実現できる。このような構成のｎ
型ＭＯＳトランジスタを用いて、ＶTHを0.１Ｖ前後に設
定することにより、暗電流は大きく抑えることが可能で
ある。
バイアス電圧が大きい場合、フォトダイオードで発生す
る暗電荷、すなわち光があたらない状態でも発生する電
荷が大きくなり、雑音の原因となる。これを抑えるには
ｎ型ＭＯＳトランジスタ２のＶTHを低く抑えればよく、
これはｎ型ＭＯＳトランジスタ２のチャネル領域に不純
物をドープすることで実現できる。このような構成のｎ
型ＭＯＳトランジスタを用いて、ＶTHを0.１Ｖ前後に設
定することにより、暗電流は大きく抑えることが可能で
ある。
【００２３】以上の実施例の基本セルは、ｐ型基板又は
ｐウェルにｎ型拡散を施して製造されるフォトダイオー
ドを用い、ソース接地トランジスタとしてｎ型ＭＯＳト
ランジスタを用いたものを前提にして説明してきたが、
ｎ型基板又はｎウェル上にｐ型拡散を施して製造される
フォトダイオードを用いた場合についても、図６に示す
ように、ソース接地トランジスタとしてｐ型ＭＯＳトラ
ンジスタ２′を用いて構成することで、同様な作用効果
を奏する基本セルを実現することができる。また増幅用
トランジスタについても、フォトダイオードで発生する
光電流に比較してゲートに流れる電流が十分小さなトラ
ンジスタならば、どのようなトランジスタを用いても同
様な構成で実現可能である。
ｐウェルにｎ型拡散を施して製造されるフォトダイオー
ドを用い、ソース接地トランジスタとしてｎ型ＭＯＳト
ランジスタを用いたものを前提にして説明してきたが、
ｎ型基板又はｎウェル上にｐ型拡散を施して製造される
フォトダイオードを用いた場合についても、図６に示す
ように、ソース接地トランジスタとしてｐ型ＭＯＳトラ
ンジスタ２′を用いて構成することで、同様な作用効果
を奏する基本セルを実現することができる。また増幅用
トランジスタについても、フォトダイオードで発生する
光電流に比較してゲートに流れる電流が十分小さなトラ
ンジスタならば、どのようなトランジスタを用いても同
様な構成で実現可能である。
【００２４】図３に示した構成のラインセンサでは、各
画素の積分時間は一定であるが、積分時刻にはずれがあ
り、そのため同一時刻のデータを必要とする用途には用
いることができない。そこで次に、基本セルを１次元に
配列して構成したラインセンサにおいて積分時刻を一致
させるようにした実施例について説明する。図７は、１
画素を構成する基本セルの回路構成を示す図である。基
本セルにおいて、フォトダイオード１，ｎ型ＭＯＳトラ
ンジスタ２，容量素子３，リセット用ｎ型ＭＯＳトラン
ジスタ８，画素選択スイッチング用ｎ型ＭＯＳトランジ
スタ９，負荷用ｐ型ＭＯＳトランジスタ10を備えている
点は、図２に示した基本セルと同じ構成であり、この実
施例の基本セルはこれに更に、スイッチング素子として
動作するｎ型ＭＯＳトランジスタ15と電圧をホールドす
る容量素子16とバッファ17とで構成されたサンプルホー
ルド回路20を、ｎ型ＭＯＳトランジスタ２の出力端子
（ドレイン）と画素選択スイッチング用ｎ型ＭＯＳトラ
ンジスタ９の間に追加した構成をとる。
画素の積分時間は一定であるが、積分時刻にはずれがあ
り、そのため同一時刻のデータを必要とする用途には用
いることができない。そこで次に、基本セルを１次元に
配列して構成したラインセンサにおいて積分時刻を一致
させるようにした実施例について説明する。図７は、１
画素を構成する基本セルの回路構成を示す図である。基
本セルにおいて、フォトダイオード１，ｎ型ＭＯＳトラ
ンジスタ２，容量素子３，リセット用ｎ型ＭＯＳトラン
ジスタ８，画素選択スイッチング用ｎ型ＭＯＳトランジ
スタ９，負荷用ｐ型ＭＯＳトランジスタ10を備えている
点は、図２に示した基本セルと同じ構成であり、この実
施例の基本セルはこれに更に、スイッチング素子として
動作するｎ型ＭＯＳトランジスタ15と電圧をホールドす
る容量素子16とバッファ17とで構成されたサンプルホー
ルド回路20を、ｎ型ＭＯＳトランジスタ２の出力端子
（ドレイン）と画素選択スイッチング用ｎ型ＭＯＳトラ
ンジスタ９の間に追加した構成をとる。
【００２５】そして、この基本セルにおけるバッファ17
をｐ型ＭＯＳトランジスタによるソースフォロアで構成
した基本セルをｎ個配列しラインセンサを構成した実施
例の回路構成図を図８に示し、その動作を説明するため
のタイミングチャートを図９に示す。図８においては、
図３に示したものと同一又は同等の部材には同一符号を
付して示しており、21-1，21-2，・・・ 21-nは図７で示し
た基本セルからなる単位画素である。この実施例におい
て図３に示した実施例と異なる点は、リセット用トラン
ジスタ８のゲートを全画素共通に接続してリセットパル
スφR を印加するようにし、またサンプルホールド用ｎ
型ＭＯＳトランジスタ15のゲートも共通に接続してサン
プルホールドパルスφSHを印加するようにし、全画素21
-1，21-2，・・・ 21-nを同時にＯＮ，ＯＦＦさせ、積分時
間，時刻ともに一致させるようにした点である。
をｐ型ＭＯＳトランジスタによるソースフォロアで構成
した基本セルをｎ個配列しラインセンサを構成した実施
例の回路構成図を図８に示し、その動作を説明するため
のタイミングチャートを図９に示す。図８においては、
図３に示したものと同一又は同等の部材には同一符号を
付して示しており、21-1，21-2，・・・ 21-nは図７で示し
た基本セルからなる単位画素である。この実施例におい
て図３に示した実施例と異なる点は、リセット用トラン
ジスタ８のゲートを全画素共通に接続してリセットパル
スφR を印加するようにし、またサンプルホールド用ｎ
型ＭＯＳトランジスタ15のゲートも共通に接続してサン
プルホールドパルスφSHを印加するようにし、全画素21
-1，21-2，・・・ 21-nを同時にＯＮ，ＯＦＦさせ、積分時
間，時刻ともに一致させるようにした点である。
【００２６】次に、図９に示したタイミングチャートに
基づいて動作を説明する。リセットパルスφR が“Ｈ”
のとき、全画素同時にリセットが行われる。またこのと
き、φSHを“Ｈ”としておくと、各サンプルホールド用
容量素子16も初期電圧にリセットされる。φR が“Ｈ”
から“Ｌ”に変わった時点から積分が開始される。積分
期間中φSHを“Ｈ”とし、積分を終了する時、φSHを
“Ｈ”から“Ｌ”として、サンプルホールド用ｎ型ＭＯ
Ｓトランジスタ15をＯＦＦする。これにより各サンプル
ホールド用容量素子16には、その時点の電位が保持され
る。その後シフトレジスタ12を駆動させ、選択用ｎ型Ｍ
ＯＳトランジスタ９を順次ＯＮさせながら、バッファ14
を介して出力端子14ａより各画素の信号出力を得る。以
上の構成及び動作により、全ての画素の積分時間及び時
刻を、ともに一致させることができる。
基づいて動作を説明する。リセットパルスφR が“Ｈ”
のとき、全画素同時にリセットが行われる。またこのと
き、φSHを“Ｈ”としておくと、各サンプルホールド用
容量素子16も初期電圧にリセットされる。φR が“Ｈ”
から“Ｌ”に変わった時点から積分が開始される。積分
期間中φSHを“Ｈ”とし、積分を終了する時、φSHを
“Ｈ”から“Ｌ”として、サンプルホールド用ｎ型ＭＯ
Ｓトランジスタ15をＯＦＦする。これにより各サンプル
ホールド用容量素子16には、その時点の電位が保持され
る。その後シフトレジスタ12を駆動させ、選択用ｎ型Ｍ
ＯＳトランジスタ９を順次ＯＮさせながら、バッファ14
を介して出力端子14ａより各画素の信号出力を得る。以
上の構成及び動作により、全ての画素の積分時間及び時
刻を、ともに一致させることができる。
【００２７】図７に示すような基本セルにおいては、帰
還用の容量素子３は、ｎ型ＭＯＳトランジスタ２のドレ
インとゲートとの間に接続しているが、図10に示すよう
にサンプルホールド回路20のバッファ17の出力端とｎ型
ＭＯＳトランジスタ２のゲートとの間に接続しても、図
７に示した基本セルと全く同様に用いることができる。
還用の容量素子３は、ｎ型ＭＯＳトランジスタ２のドレ
インとゲートとの間に接続しているが、図10に示すよう
にサンプルホールド回路20のバッファ17の出力端とｎ型
ＭＯＳトランジスタ２のゲートとの間に接続しても、図
７に示した基本セルと全く同様に用いることができる。
【００２８】次に、上記図10に示した構成の基本セルを
発展させ、各画素間に生ずるオフセット電圧のばらつき
を抑圧するようにした実施例について説明する。図７及
び図10に示した基本セルにおいて、初期出力電圧ＶOUT
は次式（４）で与えられる。 ＶOUT ＝ＶGS＋ＶO ・・・・（４）
発展させ、各画素間に生ずるオフセット電圧のばらつき
を抑圧するようにした実施例について説明する。図７及
び図10に示した基本セルにおいて、初期出力電圧ＶOUT
は次式（４）で与えられる。 ＶOUT ＝ＶGS＋ＶO ・・・・（４）
【００２９】ここで、ＶGSはｎ型ＭＯＳトランジスタ２
のドレイン電流によって定まるゲート・ソース間電圧、
ＶO はバッファ17のオフセット電圧である。（４）式か
ら分かるように、各画素におけるＶGS及びＶO が全て等
しければ問題ないが、これがばらつくと、そのばらつき
が出力電圧のばらつきとなり、固定パターン雑音とな
る。
のドレイン電流によって定まるゲート・ソース間電圧、
ＶO はバッファ17のオフセット電圧である。（４）式か
ら分かるように、各画素におけるＶGS及びＶO が全て等
しければ問題ないが、これがばらつくと、そのばらつき
が出力電圧のばらつきとなり、固定パターン雑音とな
る。
【００３０】この固定パターン雑音を抑圧できるように
した実施例の基本セルの回路構成を図11に示す。図11に
おいて、図10に示した基本セルの構成と異なる点は、帰
還用容量素子３をパルスφT で駆動されるスイッチング
素子22を介してバッファ17の出力端と接続した点と、帰
還用容量素子３と上記スイッチング素子22との接続点に
基準電位Ｖref を与えるため、一端を基準電圧源24に接
続したリセットパルスφR で駆動されるスイッチング素
子23の他端を、その接続点に接続している点である。
した実施例の基本セルの回路構成を図11に示す。図11に
おいて、図10に示した基本セルの構成と異なる点は、帰
還用容量素子３をパルスφT で駆動されるスイッチング
素子22を介してバッファ17の出力端と接続した点と、帰
還用容量素子３と上記スイッチング素子22との接続点に
基準電位Ｖref を与えるため、一端を基準電圧源24に接
続したリセットパルスφR で駆動されるスイッチング素
子23の他端を、その接続点に接続している点である。
【００３１】次に、このように構成した基本セルの動作
を、図12に示したタイミングチャートを参照しながら説
明する。リセット時（期間Ｔ0 ）には、φR とφSHが
“Ｈ”であり、リセット用トランジスタ８，サンプルホ
ールド用トランジスタ15，基準電位用スイッチング素子
23はＯＮしており、このとき帰還用容量素子３の一端に
は基準電位Ｖref が与えられる。したがってフォトダイ
オード１の接合容量Ｃd 及び容量素子３の容量Ｃt には
次式（５），（６）で示される電荷Ｑd ，Ｑt が蓄積さ
れる。 Ｑd ＝Ｃd ・ＶGS ・・・・（５） Ｑt ＝Ｃt ・（ＶGS−Ｖref ）・・・・（６）
を、図12に示したタイミングチャートを参照しながら説
明する。リセット時（期間Ｔ0 ）には、φR とφSHが
“Ｈ”であり、リセット用トランジスタ８，サンプルホ
ールド用トランジスタ15，基準電位用スイッチング素子
23はＯＮしており、このとき帰還用容量素子３の一端に
は基準電位Ｖref が与えられる。したがってフォトダイ
オード１の接合容量Ｃd 及び容量素子３の容量Ｃt には
次式（５），（６）で示される電荷Ｑd ，Ｑt が蓄積さ
れる。 Ｑd ＝Ｃd ・ＶGS ・・・・（５） Ｑt ＝Ｃt ・（ＶGS−Ｖref ）・・・・（６）
【００３２】次に積分動作（期間Ｔ1 ）に入り、φR は
“Ｌ”、φT が“Ｈ”となり、リセット用トランジスタ
８及び基準電位用スイッチング素子23はＯＦＦし、帰還
用スイッチング素子22はＯＮする。このとき、図11に示
すノード30の電圧がΔＶ変化する。このとき積分開始直
後のバッファ17の出力電圧をＶOUT(0)とし、Ｃd ，Ｃt
の電荷をＱd ′，Ｑt ′とすると、次式（７），
（８），（９）で表される。 ＶOUT(0)＝ＶGS＋ΔＶ＋ＶO ・・・・（７） Ｑd ′＝Ｃd ・（ＶGS−１／Ｇ・ΔＶ）・・・・（８） Ｑt ′＝Ｃt ｛（ＶGS−１／Ｇ・ΔＶ）−ＶOUT(0)｝ ＝−Ｃt ・｛（ＶO ＋（１＋１／Ｇ）・ΔＶ）｝・・・・（９） ここでＧは、ソース接地型増幅回路のゲインである。
“Ｌ”、φT が“Ｈ”となり、リセット用トランジスタ
８及び基準電位用スイッチング素子23はＯＦＦし、帰還
用スイッチング素子22はＯＮする。このとき、図11に示
すノード30の電圧がΔＶ変化する。このとき積分開始直
後のバッファ17の出力電圧をＶOUT(0)とし、Ｃd ，Ｃt
の電荷をＱd ′，Ｑt ′とすると、次式（７），
（８），（９）で表される。 ＶOUT(0)＝ＶGS＋ΔＶ＋ＶO ・・・・（７） Ｑd ′＝Ｃd ・（ＶGS−１／Ｇ・ΔＶ）・・・・（８） Ｑt ′＝Ｃt ｛（ＶGS−１／Ｇ・ΔＶ）−ＶOUT(0)｝ ＝−Ｃt ・｛（ＶO ＋（１＋１／Ｇ）・ΔＶ）｝・・・・（９） ここでＧは、ソース接地型増幅回路のゲインである。
【００３３】ところで、リセット時と積分開始直後で
は、Ｃd ，Ｃt に蓄積されている電荷量は保存されるの
で、次式（10）が成立する。 Ｑd ＋Ｑt ＝Ｑd ′＋Ｑt ′・・・・（10）
は、Ｃd ，Ｃt に蓄積されている電荷量は保存されるの
で、次式（10）が成立する。 Ｑd ＋Ｑt ＝Ｑd ′＋Ｑt ′・・・・（10）
【００３４】この関係より、ΔＶの１次近似を求めると
（１／（１＋Δ）≒１−Δを用いる）、次式（11）が得
られる。 ΔＶ＝｛１−１／Ｇ・（１＋Ｃd ／Ｃt ）｝・（Ｖref −ＶGS−ＶO ） ・・・・（11）
（１／（１＋Δ）≒１−Δを用いる）、次式（11）が得
られる。 ΔＶ＝｛１−１／Ｇ・（１＋Ｃd ／Ｃt ）｝・（Ｖref −ＶGS−ＶO ） ・・・・（11）
【００３５】したがって（７）式と（11）式より、Ｖ
OUT(0)は次式（12）となる。 ＶOUT(0)＝Ｖref −１／Ｇ・（１＋Ｃd ／Ｃt ）・（Ｖref −ＶGS−ＶO ） ・・・・（12）
OUT(0)は次式（12）となる。 ＶOUT(0)＝Ｖref −１／Ｇ・（１＋Ｃd ／Ｃt ）・（Ｖref −ＶGS−ＶO ） ・・・・（12）
【００３６】上記（４）式と（12）式とを比較すると、
ＶGS，ＶO のばらつきは、１／Ｇ・（１＋Ｃd ／Ｃt ）
倍に軽減されることがわかる。したがって、図11に示す
構成の基本セルを用い、ソース接地型増幅回路のゲイン
を上げることにより、オフセットのばらつきが抑圧され
ることがわかる。
ＶGS，ＶO のばらつきは、１／Ｇ・（１＋Ｃd ／Ｃt ）
倍に軽減されることがわかる。したがって、図11に示す
構成の基本セルを用い、ソース接地型増幅回路のゲイン
を上げることにより、オフセットのばらつきが抑圧され
ることがわかる。
【００３７】次に積分動作を行ったのちの出力電圧Ｖ
OUT は、光電流をＩP 、積分時間をｔとすると、次式
（13）で表される。 ＶOUT ＝ＶOUT(0)＋ＩP ・ｔ／｛（１＋１／Ｇ）Ｃt ＋１／Ｇ・Ｃd ｝ ・・・・（13）
OUT は、光電流をＩP 、積分時間をｔとすると、次式
（13）で表される。 ＶOUT ＝ＶOUT(0)＋ＩP ・ｔ／｛（１＋１／Ｇ）Ｃt ＋１／Ｇ・Ｃd ｝ ・・・・（13）
【００３８】この状態で、φSHが“Ｈ”から“Ｌ”に切
り換わることにより、この出力電圧ＶOUT をサンプルホ
ールド用容量素子16に保持する。その後、シフトレジス
タを動作させ、選択用トランジスタ９をＯＮとして出力
電圧を取り出す（期間Ｔ2 ）。以上のように、図11に示
した構成の基本セルを用いることにより、固定パターン
雑音が抑圧された信号を取り出すことができる。
り換わることにより、この出力電圧ＶOUT をサンプルホ
ールド用容量素子16に保持する。その後、シフトレジス
タを動作させ、選択用トランジスタ９をＯＮとして出力
電圧を取り出す（期間Ｔ2 ）。以上のように、図11に示
した構成の基本セルを用いることにより、固定パターン
雑音が抑圧された信号を取り出すことができる。
【００３９】以上述べた各実施例では、１次元に画素を
配列したラインセンサを中心に説明してきたが、次に各
画素を２次元に配列したエリアセンサに本発明を適用し
た実施例について説明する。エリアセンサの場合、図５
に示す基本セルを２次元状に配列して構成することも、
画素数が少ないときには可能である。しかしながら画素
数が多くなると、図５に示す基本セルを用いる場合に
は、定常的にバイアス電流を流しているため、消費電流
が非常に大きくなるという問題を含んでいる。
配列したラインセンサを中心に説明してきたが、次に各
画素を２次元に配列したエリアセンサに本発明を適用し
た実施例について説明する。エリアセンサの場合、図５
に示す基本セルを２次元状に配列して構成することも、
画素数が少ないときには可能である。しかしながら画素
数が多くなると、図５に示す基本セルを用いる場合に
は、定常的にバイアス電流を流しているため、消費電流
が非常に大きくなるという問題を含んでいる。
【００４０】そこで、消費電流を低減できるようにした
２次元エリアセンサの実施例を図13に示す。図におい
て、31は画素を構成する基本セルで、フォトダイオード
１と、ソース接地ｎ型ＭＯＳトランジスタ２と、容量素
子３と、リセット用トランジスタ８と、選択読み出し用
トランジスタ９とで構成されている。選択用トランジス
タ９及びリセット用トランジスタ８の各ゲートはそれぞ
れ共通に接続されており、垂直走査回路32からの主選択
信号φV1，φV2，・・・ φVm及び副選択信号φV1′，
φV2′，・・・ φVm′がそれぞれ印加され、１水平走査期
間（１Ｈ）おきに、垂直走査回路32により順次各行が選
択されるようになっている。また選択用トランジスタ９
のドレイン端子は各列毎に垂直信号線ＶO1，ＶO2，・・・
ＶOnに共通に接続され、各垂直信号線は負荷用トランジ
スタ34-1，34-2，・・・ 34-n、及び水平走査回路33からの
水平走査パルスφH1，φH2，・・・ φHnで駆動される水平
選択トランジスタ35-1，35-2，・・・ 35-nに接続されてい
る。そして水平選択トランジスタ35-1，35-2，・・・ 35-n
は、水平走査回路33により順次選択され、各画素出力は
バッファ36を介し、出力端子よりＶOUT として取り出さ
れるようになっている。
２次元エリアセンサの実施例を図13に示す。図におい
て、31は画素を構成する基本セルで、フォトダイオード
１と、ソース接地ｎ型ＭＯＳトランジスタ２と、容量素
子３と、リセット用トランジスタ８と、選択読み出し用
トランジスタ９とで構成されている。選択用トランジス
タ９及びリセット用トランジスタ８の各ゲートはそれぞ
れ共通に接続されており、垂直走査回路32からの主選択
信号φV1，φV2，・・・ φVm及び副選択信号φV1′，
φV2′，・・・ φVm′がそれぞれ印加され、１水平走査期
間（１Ｈ）おきに、垂直走査回路32により順次各行が選
択されるようになっている。また選択用トランジスタ９
のドレイン端子は各列毎に垂直信号線ＶO1，ＶO2，・・・
ＶOnに共通に接続され、各垂直信号線は負荷用トランジ
スタ34-1，34-2，・・・ 34-n、及び水平走査回路33からの
水平走査パルスφH1，φH2，・・・ φHnで駆動される水平
選択トランジスタ35-1，35-2，・・・ 35-nに接続されてい
る。そして水平選択トランジスタ35-1，35-2，・・・ 35-n
は、水平走査回路33により順次選択され、各画素出力は
バッファ36を介し、出力端子よりＶOUT として取り出さ
れるようになっている。
【００４１】次に、このように構成されたエリアセンサ
の動作を、図14に示すタイミングチャートに基づいて説
明する。主選択信号φV1，φV2，・・・ φVmは１Ｈおきに
“Ｈ”レベルが出力され、選択された行の読み出し用ト
ランジスタ９は、その選択された１Ｈ期間導通状態とな
る。その期間に水平走査回路33からの水平走査パルスφ
H1，φH2，・・・ φHnを出力させ、水平選択トランジスタ
35-1，35-2，・・・ 35-nを介して、選択された行の画素出
力信号を順次読み出した後に、選択された行の副選択信
号φV1′，φV2′，・・・ φVm′が“Ｈ”となり、リセッ
ト動作が行われる。この水平走査による読み出しと副選
択信号によるリセット動作が終了した後に、垂直走査回
路32からの主選択信号により次の行を選択し、同様に１
行分の画素信号の読み出しを行う。これを全行について
行うことにより、エリアセンサのフレームデータ（ｍ×
ｎ画素）の情報が得られる。
の動作を、図14に示すタイミングチャートに基づいて説
明する。主選択信号φV1，φV2，・・・ φVmは１Ｈおきに
“Ｈ”レベルが出力され、選択された行の読み出し用ト
ランジスタ９は、その選択された１Ｈ期間導通状態とな
る。その期間に水平走査回路33からの水平走査パルスφ
H1，φH2，・・・ φHnを出力させ、水平選択トランジスタ
35-1，35-2，・・・ 35-nを介して、選択された行の画素出
力信号を順次読み出した後に、選択された行の副選択信
号φV1′，φV2′，・・・ φVm′が“Ｈ”となり、リセッ
ト動作が行われる。この水平走査による読み出しと副選
択信号によるリセット動作が終了した後に、垂直走査回
路32からの主選択信号により次の行を選択し、同様に１
行分の画素信号の読み出しを行う。これを全行について
行うことにより、エリアセンサのフレームデータ（ｍ×
ｎ画素）の情報が得られる。
【００４２】この構成のエリアセンサにおいては、バイ
アス電流の流れている基本セルは常に１行分であるた
め、全画素を常にバイアスする構成のものに比べ、大幅
に消費電流を低減できる。なお図13に示した実施例にお
いては、水平及び垂直の選択を行うのにシフトレジスタ
を用いたものを示したが、垂直選択に関してはデコーダ
で行うように構成することにより、受光面を上下にシフ
ト可能なラインセンサ群として用いることも可能であ
る。
アス電流の流れている基本セルは常に１行分であるた
め、全画素を常にバイアスする構成のものに比べ、大幅
に消費電流を低減できる。なお図13に示した実施例にお
いては、水平及び垂直の選択を行うのにシフトレジスタ
を用いたものを示したが、垂直選択に関してはデコーダ
で行うように構成することにより、受光面を上下にシフ
ト可能なラインセンサ群として用いることも可能であ
る。
【００４３】次に、このようなエリアセンサにおいて、
固定パターン雑音を抑圧できるようにした実施例につい
て説明する。固定パターン雑音の抑圧は、リセット直後
のリセット電圧を、読み出し電圧から差し引くことによ
り実現できる。図15は、これを実現するための実施例の
回路構成を示す図である。この実施例は図13に示した実
施例における水平選択回路部分を一部変更したものであ
り、図15においては、その変更部分のみを示すが、他の
構成は図13に示した実施例と全く同一でよい。この実施
例において変更した点は、水平選択トランジスタ35-1，
35-2，・・・ 35-nと垂直信号線ＶO1，ＶO2，・・・ ＶOnの間
に、直列に容量素子37-1，37-2，・・・ 37-nを挿入し、該
容量素子の出力側にクランプパルスφCLで駆動され一端
に基準電圧Ｖref の印加されたクランプ用トランジスタ
38-1，38-2，・・・ 38-nを追加し、更に信号出力線39にリ
セットパルスφRVで駆動されるリセット用トランジスタ
40を設けた点である。
固定パターン雑音を抑圧できるようにした実施例につい
て説明する。固定パターン雑音の抑圧は、リセット直後
のリセット電圧を、読み出し電圧から差し引くことによ
り実現できる。図15は、これを実現するための実施例の
回路構成を示す図である。この実施例は図13に示した実
施例における水平選択回路部分を一部変更したものであ
り、図15においては、その変更部分のみを示すが、他の
構成は図13に示した実施例と全く同一でよい。この実施
例において変更した点は、水平選択トランジスタ35-1，
35-2，・・・ 35-nと垂直信号線ＶO1，ＶO2，・・・ ＶOnの間
に、直列に容量素子37-1，37-2，・・・ 37-nを挿入し、該
容量素子の出力側にクランプパルスφCLで駆動され一端
に基準電圧Ｖref の印加されたクランプ用トランジスタ
38-1，38-2，・・・ 38-nを追加し、更に信号出力線39にリ
セットパルスφRVで駆動されるリセット用トランジスタ
40を設けた点である。
【００４４】次に、このように構成したラインセンサの
動作を、図16（Ａ），（Ｂ）に示したタイミングチャー
トに基づいて説明する。上記水平選択回路部分の変更に
より各画素のリセットを行う副選択信号φV1′，
φV2′，・・・ φVm′のタイミングも変更されている。次
に１つの行が選択されている１Ｈの期間についての動作
を説明する。まずＴ1 の期間は、垂直信号線ＶO1，
ＶO2，・・・ ＶOnには信号電圧が現れ、またクランプパル
スφCLは“Ｈ”でクランプ用トランジスタ38-1，38-2，
・・・ 38-nはＯＮしているので、容量素子37-1，37-2，・・
・ 37-nの電位はＶref に固定されている。このとき各容
量素子には、次式（14）で示される電荷Ｑが蓄積され
る。 Ｑ＝（ＶO ＋ＶS −Ｖref ）・ＣCL ・・・・（14） ここで、ＶS は光積分による信号増加分、ＶO はオフセ
ット電圧、ＣCLは容量素子37-1，37-2，・・・ 37-nの容量
値である。
動作を、図16（Ａ），（Ｂ）に示したタイミングチャー
トに基づいて説明する。上記水平選択回路部分の変更に
より各画素のリセットを行う副選択信号φV1′，
φV2′，・・・ φVm′のタイミングも変更されている。次
に１つの行が選択されている１Ｈの期間についての動作
を説明する。まずＴ1 の期間は、垂直信号線ＶO1，
ＶO2，・・・ ＶOnには信号電圧が現れ、またクランプパル
スφCLは“Ｈ”でクランプ用トランジスタ38-1，38-2，
・・・ 38-nはＯＮしているので、容量素子37-1，37-2，・・
・ 37-nの電位はＶref に固定されている。このとき各容
量素子には、次式（14）で示される電荷Ｑが蓄積され
る。 Ｑ＝（ＶO ＋ＶS −Ｖref ）・ＣCL ・・・・（14） ここで、ＶS は光積分による信号増加分、ＶO はオフセ
ット電圧、ＣCLは容量素子37-1，37-2，・・・ 37-nの容量
値である。
【００４５】次のＴ2 の期間では、φCLは“Ｌ”とな
り、容量素子37-1，37-2，・・・ 37-nはフローティング状
態となる。また選択された行の副選択信号φV1′が
“Ｈ”となり、その行はリセットされるため、垂直信号
線ＶO1，ＶO2，・・・ ＶOnにはリセット時のオフセット電
圧ＶO が現れる。この状態で期間Ｔ3 では、図16の
（Ｂ）に示すように、リセットトランジスタ40によって
信号出力線39をリセットしながら、信号選択トランジス
タ35-1，35-2，・・・ 35-nを順次ＯＮさせ、読み出しを行
う。信号出力線39に存在する寄生容量をＣPAとすると、
信号出力ＶOUT は次式（15）で与えられる。 ＶOUT ＝ＣCL／（ＣCL＋ＣPA）・（Ｖref −ＶS ）・・・・（15）
り、容量素子37-1，37-2，・・・ 37-nはフローティング状
態となる。また選択された行の副選択信号φV1′が
“Ｈ”となり、その行はリセットされるため、垂直信号
線ＶO1，ＶO2，・・・ ＶOnにはリセット時のオフセット電
圧ＶO が現れる。この状態で期間Ｔ3 では、図16の
（Ｂ）に示すように、リセットトランジスタ40によって
信号出力線39をリセットしながら、信号選択トランジス
タ35-1，35-2，・・・ 35-nを順次ＯＮさせ、読み出しを行
う。信号出力線39に存在する寄生容量をＣPAとすると、
信号出力ＶOUT は次式（15）で与えられる。 ＶOUT ＝ＣCL／（ＣCL＋ＣPA）・（Ｖref −ＶS ）・・・・（15）
【００４６】式（14）と（15）とを比較すると、式（1
4）において発生していたオフセット電圧ＶO が式（1
5）では除去されていることがわかる。このように読み
出し信号電圧とリセット直後の信号電圧の差をとること
により、オフセットばらつきによる固定パターン雑音を
抑圧することができる。
4）において発生していたオフセット電圧ＶO が式（1
5）では除去されていることがわかる。このように読み
出し信号電圧とリセット直後の信号電圧の差をとること
により、オフセットばらつきによる固定パターン雑音を
抑圧することができる。
【００４７】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、フォトダイオードの接合容量の影響を
殆ど無視して感度を設定できるので、帰還容量の容量値
を小さくすることによって感度の向上を計ることができ
る。またソース接地トランジスタのバイアス電流を光電
流よりも十分大きく設定することにより、入射光量が変
化しても正確な光電変換出力を得ることができる。
本発明によれば、フォトダイオードの接合容量の影響を
殆ど無視して感度を設定できるので、帰還容量の容量値
を小さくすることによって感度の向上を計ることができ
る。またソース接地トランジスタのバイアス電流を光電
流よりも十分大きく設定することにより、入射光量が変
化しても正確な光電変換出力を得ることができる。
【図１】本発明に係る固体撮像素子を構成する基本セル
の基本的な実施例を示す回路構成図である。
の基本的な実施例を示す回路構成図である。
【図２】本発明に係る固体撮像素子を構成する基本セル
の具体的な実施例を示す回路構成図である。
の具体的な実施例を示す回路構成図である。
【図３】図２に示した基本セルを用いたラインセンサの
実施例を示す回路構成図である。
実施例を示す回路構成図である。
【図４】図３に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】基本セルの他の実施例を示す回路構成図であ
る。
る。
【図６】基本セルの更に他の実施例を示す回路構成図で
ある。
ある。
【図７】基本セルの更に他の実施例を示す回路構成図で
ある。
ある。
【図８】図７に示した基本セルを用いたラインセンサの
実施例を示す回路構成図である。
実施例を示す回路構成図である。
【図９】図８に示したラインセンサの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図10】基本セルの更に他の実施例を示す回路構成図で
ある。
ある。
【図11】基本セルの更に他の実施例を示す回路構成図で
ある。
ある。
【図12】図11に示した基本セルの動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図13】２次元エリアセンサの実施例を示す回路構成図
である。
である。
【図14】図13のエリアセンサの動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図15】２次元エリアセンサの他の実施例の要部を示す
回路構成図である。
回路構成図である。
【図16】図15に示したエリアセンサの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図17】従来のＡＭＩの構成を示す回路構成図である。
【図18】改善されたＡＭＩの構成を示す回路構成図であ
る。
る。
１ フォトダイオード ２ ｎ型ＭＯＳトランジスタ ３ 帰還容量素子 ４ リセット用スイッチング素子 ５ 負荷 ６ 選択用スイッチング素子 ７ 信号出力線 ８ リセット用ｎ型ＭＯＳトランジスタ ９ 選択用ｎ型ＭＯＳトランジスタ 10 負荷用ｐ型ＭＯＳトランジスタ 11-1，・・・ 11-n 画素 12 シフトレジスタ 13 信号出力線 14 バッファ 15 ｎ型ＭＯＳトランジスタ 16 容量素子 17 バッファ 20 サンプルホールド回路 21-1，・・・ 21-n 画素 22 スイッチング素子 23 スイッチング素子 24 基準電圧源 31 基本セル 32 垂直走査回路 33 水平走査回路 34-1，・・・ 34-n 負荷用ｐ型ＭＯＳトランジスタ 35-1，・・・ 35-n 水平選択ｎ型ＭＯＳトランジスタ 36 バッファ 37-1，・・・ 37-n 容量素子 38-1，・・・ 38-n クランプ用ｎ型ＭＯＳトランジスタ 39 信号出力線 40 リセット用トランジスタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 31/10
Claims (9)
- 【請求項１】 アノード又はカソードの一端が接地され
たフォトダイオードと、ゲートに前記フォトダイオード
の他端が接続され、ソースは接地され、ドレインには負
荷が接続された第１のトランジスタと、該第１のトラン
ジスタのドレインとゲートの間に接続された帰還容量素
子及びリセット用の第１のスイッチング素子とで構成さ
れ、フォトダイオードに入射された光量を第１のトラン
ジスタのドレイン電圧の変化として出力する光電変換検
出セルを備えていることを特徴とする固体撮像素子。 - 【請求項２】 前記第１のトランジスタはＭＯＳトラン
ジスタであり、前記負荷には前記第１のトランジスタと
同じ極性でデプレション型のＭＯＳトランジスタが用い
られていることを特徴とする請求項１記載の固体撮像素
子。 - 【請求項３】 前記第１のトランジスタはＭＯＳトラン
ジスタであり、前記負荷には前記第１のトランジスタと
反対の極性のＭＯＳトランジスタが能動負荷として用い
られていることを特徴とする請求項１記載の固体撮像素
子。 - 【請求項４】 前記第１のトランジスタは、チャネル領
域に不純物をドープしスレッショルド電圧を低くしたＭ
ＯＳトランジスタで構成し、フォトダイオードに印加さ
れる逆バイアス電圧を小さくして、暗電流の発生を抑え
るようにしたことを特徴とする請求項１〜３のいずれか
１項に記載の固体撮像素子。 - 【請求項５】 アノード又はカソードの一端が接地され
たフォトダイオードと、ゲートに前記フォトダイオード
の他端が接続され、ソースは接地され、ドレインには負
荷が接続された第１のトランジスタと、該第１のトラン
ジスタのドレインとゲートの間に接続された帰還容量素
子及びリセット用の第１のスイッチング素子と、前記第
１のトランジスタのドレイン電圧をサンプルホールドす
るための第２のスイッチング素子と容量素子とバッファ
からなるサンプルホールド回路とで構成された光電変換
検出セルを備えていることを特徴とする固体撮像素子。 - 【請求項６】 アノード又はカソードの一端が接地され
たフォトダイオードと、ゲートに前記フォトダイオード
の他端が接続され、ソースは接地され、ドレインには負
荷が接続された第１のトランジスタと、該第１のトラン
ジスタのドレインとゲートの間に接続されたリセット用
の第１のスイッチング素子と、前記第１のトランジスタ
のドレイン電圧をサンプルホールドするための第２のス
イッチング素子と容量素子とバッファからなるサンプル
ホールド回路と、前記第１のトランジスタのゲートと前
記サンプルホールド回路のバッファの出力端子との間に
接続された帰還容量素子とで構成された光電変換検出セ
ルを備えていることを特徴とする固体撮像素子。 - 【請求項７】 アノード又はカソードの一端が接地され
たフォトダイオードと、ゲートに前記フォトダイオード
の他端が接続され、ソースは接地され、ドレインには負
荷が接続された第１のトランジスタと、該第１のトラン
ジスタのドレインとゲートの間に接続されたリセット用
の第１のスイッチング素子と、前記第１のトランジスタ
のドレイン電圧をサンプルホールドするための第２のス
イッチング素子と容量素子とバッファからなるサンプル
ホールド回路と、前記第１のトランジスタのゲートに一
端を接続した帰還容量素子と、該帰還容量素子の他端と
前記サンプルホールド回路のバッファの出力端子との間
に接続した第３のスイッチング素子と、前記帰還容量素
子と第３のスイッチング素子の接続点と基準電圧源とを
接続する第４のスイッチング素子とで構成された光電変
換検出セルを備えていることを特徴とする固体撮像素
子。 - 【請求項８】 アノード又はカソードの一端が接地され
たフォトダイオードと、ゲートに前記フォトダイオード
の他端が接続され、ソースは接地され、ドレインには信
号出力線に接続された第５のスイッチング素子が接続さ
れている第１のトランジスタと、該第１のトランジスタ
のドレインとゲートの間に接続されたリセット用の第１
のスイッチング素子及び帰還容量素子とで基本セルを構
成し、該基本セルを複数個配列し各基本セルの第５のス
イッチング素子が接続されている信号出力線には負荷を
接続し、リセット及び読み出し時に前記基本セルの第５
のスイッチング素子を導通状態とし、リセット及び読み
出しを行うように構成したことを特徴とする固体撮像素
子。 - 【請求項９】 アノード又はカソードの一端が接地され
たフォトダイオードと、ゲートに前記フォトダイオード
の他端が接続され、ソースは接地され、ドレインには信
号出力線に接続された第５のスイッチング素子が接続さ
れている第１のトランジスタと、該第１のトランジスタ
のドレインとゲートの間に接続されたリセット用の第１
のスイッチング素子及び帰還容量素子とで基本セルを構
成し、該基本セルを複数個配列し各基本セルの第５のス
イッチング素子が接続されている信号出力線には負荷を
接続し、リセット及び読み出し時に前記基本セルの第５
のスイッチング素子を導通状態とし、読み出しを行った
直後にリセットを行い、その読み出し電圧とリセット電
圧の差を出力電圧として取り出すように構成したことを
特徴とする固体撮像素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036922A JP2884205B2 (ja) | 1992-01-29 | 1992-01-29 | 固体撮像装置 |
| US08/001,654 US5322994A (en) | 1992-01-29 | 1993-01-07 | Solid state image pickup device having a reliable photoelectric detection cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036922A JP2884205B2 (ja) | 1992-01-29 | 1992-01-29 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05207375A true JPH05207375A (ja) | 1993-08-13 |
| JP2884205B2 JP2884205B2 (ja) | 1999-04-19 |
Family
ID=12483255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036922A Expired - Lifetime JP2884205B2 (ja) | 1992-01-29 | 1992-01-29 | 固体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5322994A (ja) |
| JP (1) | JP2884205B2 (ja) |
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