JPS63174141A - 情報処理装置の試験診断方式 - Google Patents
情報処理装置の試験診断方式Info
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- JPS63174141A JPS63174141A JP62004957A JP495787A JPS63174141A JP S63174141 A JPS63174141 A JP S63174141A JP 62004957 A JP62004957 A JP 62004957A JP 495787 A JP495787 A JP 495787A JP S63174141 A JPS63174141 A JP S63174141A
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- 238000012360 testing method Methods 0.000 title claims abstract description 40
- 230000015654 memory Effects 0.000 claims abstract description 24
- 238000003745 diagnosis Methods 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一論理構成をとる回路を複数個、有する情
報処理装置の試験診断方式に関する。
報処理装置の試験診断方式に関する。
第1図は本発明の一実施例を示すブロック図であるが、
同時に従来技術を説明するのにも用い得る図であるので
、以下、第1図を参照して従来技術を説明する。
同時に従来技術を説明するのにも用い得る図であるので
、以下、第1図を参照して従来技術を説明する。
第1図において、1は論理回路、2は1と同一論理構成
の回路、3はサービスプロセッサ等のマイクロプロセッ
サ、4はスキャンデータの比較回路、11は論理回路1
のスキャンデータレジスタ、12は論理回路1のスキャ
ン制御回路、13は論理回路1に含まれる入力フリップ
フロップ群、14は論理回路1のクロック制御回路、1
5は論理回路1に含まれる出力フリップフロップ群、1
6は論理回路1のスキャンバス、21は論理回路2のス
キャンデータレジスタ、22は論理回路2のスキャン制
御回路、23は論理回路2の入力フリップフロップ群、
24は論理回路2のクロック制御回路、25は論理回路
2の出力フリップフロップ群、26は論理回路2のスキ
ャンバスである。
の回路、3はサービスプロセッサ等のマイクロプロセッ
サ、4はスキャンデータの比較回路、11は論理回路1
のスキャンデータレジスタ、12は論理回路1のスキャ
ン制御回路、13は論理回路1に含まれる入力フリップ
フロップ群、14は論理回路1のクロック制御回路、1
5は論理回路1に含まれる出力フリップフロップ群、1
6は論理回路1のスキャンバス、21は論理回路2のス
キャンデータレジスタ、22は論理回路2のスキャン制
御回路、23は論理回路2の入力フリップフロップ群、
24は論理回路2のクロック制御回路、25は論理回路
2の出力フリップフロップ群、26は論理回路2のスキ
ャンバスである。
従来の方法では、論理回路1および2を試験する場合、
マイクロプロセッサ3の制御により、先ず論理回路1の
試験として、スキャンデータレジスタ11に試験入力を
設定し、スキャン制御回路12を動作させ、入力フリッ
プフロップ群13に試験入力を書き込み、クロック制御
回路14により必要クロックを進ませた後、スキャン制
御回路12を動作させ、出力フリップフロップ群15の
動作結果をスキャンデータレジスタ11に読み出し、こ
の読み出し情報をマイクロプロセッサ3で予め用意しで
ある正解値と比較し、一致すれば論理回路1は正常とし
、不一致ならば異常とする。
マイクロプロセッサ3の制御により、先ず論理回路1の
試験として、スキャンデータレジスタ11に試験入力を
設定し、スキャン制御回路12を動作させ、入力フリッ
プフロップ群13に試験入力を書き込み、クロック制御
回路14により必要クロックを進ませた後、スキャン制
御回路12を動作させ、出力フリップフロップ群15の
動作結果をスキャンデータレジスタ11に読み出し、こ
の読み出し情報をマイクロプロセッサ3で予め用意しで
ある正解値と比較し、一致すれば論理回路1は正常とし
、不一致ならば異常とする。
次に同様の方法で論理回路2の試験を行うため、試験の
実行時間が1つの論理回路の試験時間の2倍必要であっ
た。また、正解値を予め用意しておく必要があった。
実行時間が1つの論理回路の試験時間の2倍必要であっ
た。また、正解値を予め用意しておく必要があった。
〔発明が解決しようとする問題点〕
一般的に従来技術においては、すでに説明したように、
装置を試験診断するには、試験入力を書き込んだ後、必
要なりロックを進め、読み出した動作結果が期待した値
と一致するか否かにより行っている。このように従来は
、試験入力の書き込み、クロックの歩進、結果の読み出
し、比較を、装置を構成する複数回路の各々について行
っていたので、同じ論理構成の回路が多数存在する場合
、回路数倍の試験診断実行時間が必要となり、所要時間
が長くなるという欠点があった。また、期待値として予
め正解値を用意しておく必要があり、結果的に試験診断
機能のコストアンプにつながっていた。
装置を試験診断するには、試験入力を書き込んだ後、必
要なりロックを進め、読み出した動作結果が期待した値
と一致するか否かにより行っている。このように従来は
、試験入力の書き込み、クロックの歩進、結果の読み出
し、比較を、装置を構成する複数回路の各々について行
っていたので、同じ論理構成の回路が多数存在する場合
、回路数倍の試験診断実行時間が必要となり、所要時間
が長くなるという欠点があった。また、期待値として予
め正解値を用意しておく必要があり、結果的に試験診断
機能のコストアンプにつながっていた。
本発明の目的は、かかる従来技術の欠点を除去し、同じ
論理構成の回路が多数存在する場合でも、試験診断実行
時間が長くならず、また期待値としての正解値を予め用
意する必要のない情報処理装置の試験診断方式を提供す
ることにある。
論理構成の回路が多数存在する場合でも、試験診断実行
時間が長くならず、また期待値としての正解値を予め用
意する必要のない情報処理装置の試験診断方式を提供す
ることにある。
上記目的を達成するため、本発明では、同一論理構成を
とる回路を複数個、有する情報処理装置において、同一
論理構成をとる前記各回路を構成するフリップフロップ
またはメモリなどを同時に読み出す読み出し手段と、該
読み出し手段により読み出された複数の情報を相互に比
較する比較手段と、その比較の結果を読み取る読み取り
手段と、を具備した。
とる回路を複数個、有する情報処理装置において、同一
論理構成をとる前記各回路を構成するフリップフロップ
またはメモリなどを同時に読み出す読み出し手段と、該
読み出し手段により読み出された複数の情報を相互に比
較する比較手段と、その比較の結果を読み取る読み取り
手段と、を具備した。
同一論理構成をとる複数の回路を同時に読み出し、読み
出した各値を比較手段により相互に比較し、比較結果を
読み取ることにより、つまり複数回路についてはソ゛同
時に試験動作を行うことにより、試験診断実行時間を短
縮するとともに、期待値として互いに他の同一論理構成
の回路の読み出し値を使用することにより、正確値を予
め用意する必要をな(した。
出した各値を比較手段により相互に比較し、比較結果を
読み取ることにより、つまり複数回路についてはソ゛同
時に試験動作を行うことにより、試験診断実行時間を短
縮するとともに、期待値として互いに他の同一論理構成
の回路の読み出し値を使用することにより、正確値を予
め用意する必要をな(した。
次に、再び第1図を参照して本発明の一実施例を説明す
る。
る。
本発明は、従来必要であった機能に加えて、複数個のス
キャン制御回路に同じデータを与えて同時に書き込み、
読み出しを行うために、入力フリップフロップ群13.
23、出力フリップフロップ群15,25にそれぞれ同
一のスキャンアドレスを付与すること、スキャンデータ
レジスタ11゜21、スキャン制御回路12.22)ク
ロック制御回路14.24にマイクロプロセッサ3から
のアクセスアドレスを通常の個々に選択されるアドレス
以外にそれぞれの対が同時に選択されるアドレスを付与
すること、スキャンデータレジスタ11.21の出力を
比較する比較回路4および比較回路4の出力をマイクロ
プロセッサ3から読み取り可能とすることで実現できる
。
キャン制御回路に同じデータを与えて同時に書き込み、
読み出しを行うために、入力フリップフロップ群13.
23、出力フリップフロップ群15,25にそれぞれ同
一のスキャンアドレスを付与すること、スキャンデータ
レジスタ11゜21、スキャン制御回路12.22)ク
ロック制御回路14.24にマイクロプロセッサ3から
のアクセスアドレスを通常の個々に選択されるアドレス
以外にそれぞれの対が同時に選択されるアドレスを付与
すること、スキャンデータレジスタ11.21の出力を
比較する比較回路4および比較回路4の出力をマイクロ
プロセッサ3から読み取り可能とすることで実現できる
。
マイクロプロセッサ3から同時に選択されるアドレスを
用いてスキャンデータレジスタ11.21に試験入力を
同時に設定し、スキャン制御回路12.22を同時に動
作させ、入力フリップフロップ群13.23に試験入力
を同時に書き込み、クロック制御回路14.24により
必要クロックを同時に進ませた後、スキャン制御回路1
2,22を同時に動作させ、出カフリップフロップ群1
5.25の動作結果をスキャンデータレジスタ11.2
1に同時に読み出し、スキャンデータレジスタ11.2
1の出力を比較した結果を比較回路4から読み取り、比
較結果が一致であれば両方の回路は正常、不一致であれ
ばどちらかの回路に故障があることがわかる。
用いてスキャンデータレジスタ11.21に試験入力を
同時に設定し、スキャン制御回路12.22を同時に動
作させ、入力フリップフロップ群13.23に試験入力
を同時に書き込み、クロック制御回路14.24により
必要クロックを同時に進ませた後、スキャン制御回路1
2,22を同時に動作させ、出カフリップフロップ群1
5.25の動作結果をスキャンデータレジスタ11.2
1に同時に読み出し、スキャンデータレジスタ11.2
1の出力を比較した結果を比較回路4から読み取り、比
較結果が一致であれば両方の回路は正常、不一致であれ
ばどちらかの回路に故障があることがわかる。
これにより、−回路分収下の試験時間で複数の回路の試
験が行える。正解値を予め用意する必要がないため、試
験入力は予め作成してマイクロプロセッサ3に保持して
いるものでも、マイクロプロセッサ3でランダムに発生
させたパターンでもよい。
験が行える。正解値を予め用意する必要がないため、試
験入力は予め作成してマイクロプロセッサ3に保持して
いるものでも、マイクロプロセッサ3でランダムに発生
させたパターンでもよい。
ここでは、入力フリップフロップ群13.23への試験
入力の書き込みおよびクロック制御を同時に行うように
説明したが、それぞれ従来どおり論理回路毎に行うこと
も可能である。
入力の書き込みおよびクロック制御を同時に行うように
説明したが、それぞれ従来どおり論理回路毎に行うこと
も可能である。
また、同時動作の実現方法としてマイクロプロセッサ3
からのスキャンデータレジスタ等が同時に選択されるア
ドレス付与で説明したが、どちらか一方の論理回路用の
スキャンデータレジスタ等で両方の論理回路を制御する
ようにスイッチを設けて切り替える方法でも可能である
。但し、出力レジスタ群15.25の読み出し時のスキ
ャンデータレジスタ11.21はそれぞれの論理回路の
情報を保持する必要があるため、論理回路毎に必要であ
る。
からのスキャンデータレジスタ等が同時に選択されるア
ドレス付与で説明したが、どちらか一方の論理回路用の
スキャンデータレジスタ等で両方の論理回路を制御する
ようにスイッチを設けて切り替える方法でも可能である
。但し、出力レジスタ群15.25の読み出し時のスキ
ャンデータレジスタ11.21はそれぞれの論理回路の
情報を保持する必要があるため、論理回路毎に必要であ
る。
また、論理回路のフリップフロップの読み出し。
書き込みをビットシリアルのスキャンバスで説明してい
るが、ビットパラレルのバスの構成でも同様に実現可能
である。また、論理回路のフリップフロップをマイクロ
プロセッサのバスに直接接続する構成でも、スキャンデ
ータレジスタ11,21、スキャン制御回路12.22
の位置に、入力レジスタ群13,23、出力レジスタ群
15.25を接続し、同時に選択されるアドレスを使用
してマイクロプロセッサ3からレジスタ群13,23.
15.25に直接読み書きすることにより、同様に実現
可能である。
るが、ビットパラレルのバスの構成でも同様に実現可能
である。また、論理回路のフリップフロップをマイクロ
プロセッサのバスに直接接続する構成でも、スキャンデ
ータレジスタ11,21、スキャン制御回路12.22
の位置に、入力レジスタ群13,23、出力レジスタ群
15.25を接続し、同時に選択されるアドレスを使用
してマイクロプロセッサ3からレジスタ群13,23.
15.25に直接読み書きすることにより、同様に実現
可能である。
また、同一論理構成回路が3以上ある場合、比較回路の
入力数を増加させることで同様に実現できる。また、他
の同一論理回路の組もマイクロプロセッサ3に接続され
ている場合、スキャンパス16.26に他の構成が異な
るフリップフロップも接続されている場合も同一の論理
回路部分のみに対して同時動作が行われるので同様に動
作可能である。
入力数を増加させることで同様に実現できる。また、他
の同一論理回路の組もマイクロプロセッサ3に接続され
ている場合、スキャンパス16.26に他の構成が異な
るフリップフロップも接続されている場合も同一の論理
回路部分のみに対して同時動作が行われるので同様に動
作可能である。
第2図は、第1図における比較回路4の回路例を示す回
路図である。第2図において101〜106は排他的論
理和ゲート、111〜116はスキャンデータレジスタ
11の出力信号線、121〜126はスキャンデータレ
ジスタ21の出力信号線、130はスキャンデータレジ
スタの出力確定信号線、131は論理和ゲート、132
はJKフリップフロップ、133はバスドライバ、13
4はバスドライバ133制御用およびJKフリップフロ
ップ132のリセット用のアドレスデコーダ、135は
マイクロプロセッサ3のデータバス、136はマイクロ
プロセッサ3のアドレスバスである。
路図である。第2図において101〜106は排他的論
理和ゲート、111〜116はスキャンデータレジスタ
11の出力信号線、121〜126はスキャンデータレ
ジスタ21の出力信号線、130はスキャンデータレジ
スタの出力確定信号線、131は論理和ゲート、132
はJKフリップフロップ、133はバスドライバ、13
4はバスドライバ133制御用およびJKフリップフロ
ップ132のリセット用のアドレスデコーダ、135は
マイクロプロセッサ3のデータバス、136はマイクロ
プロセッサ3のアドレスバスである。
試験に先だって、アドレス “F3″にWriteする
ことによりJKフリフブフロソプ132をリセットして
おく。試験動作を行わせた後、動作結果をスキャンデー
タレジスタ11.21に読み出した時、不一敗なビット
が存在すればJKフリップフロップ132はセットされ
る。
ことによりJKフリフブフロソプ132をリセットして
おく。試験動作を行わせた後、動作結果をスキャンデー
タレジスタ11.21に読み出した時、不一敗なビット
が存在すればJKフリップフロップ132はセットされ
る。
出力フリップフロップの数がスキャンデータレジスタの
ビット数より大の場合は複数回連続してスキャンデータ
レジスタに読み出せば全てのビットに対しての不一致な
ビットの有無をJKフリップフロップ132にセットで
きる。試験の最後に、アドレス “F3°をReadす
ることにより、JKフリップフロップ132を読み出し
、0であれば正常、1であれば故障が存在する。
ビット数より大の場合は複数回連続してスキャンデータ
レジスタに読み出せば全てのビットに対しての不一致な
ビットの有無をJKフリップフロップ132にセットで
きる。試験の最後に、アドレス “F3°をReadす
ることにより、JKフリップフロップ132を読み出し
、0であれば正常、1であれば故障が存在する。
ここでは、複数回のスキャンデータ読み出しに対して、
比較結果の読み出しを最後の1回としたが、スキャンデ
ータ読み出し毎に比較結果の読み出しを行っても良い。
比較結果の読み出しを最後の1回としたが、スキャンデ
ータ読み出し毎に比較結果の読み出しを行っても良い。
この場合、JKフリップフロップ132を省略すること
ができる。
ができる。
また、ここではスキャンデータレジスタ11゜21の出
力を比較することとしたが、スキャンバス16.26上
に同一論理回路1,2以外のフリップフロップが接続さ
れていなければ、スキャンバスの信号を直接比較するこ
とが可能であり、この場合には、排他的論理和ゲート1
02〜1o6゜論理和ゲート131が不要である。
力を比較することとしたが、スキャンバス16.26上
に同一論理回路1,2以外のフリップフロップが接続さ
れていなければ、スキャンバスの信号を直接比較するこ
とが可能であり、この場合には、排他的論理和ゲート1
02〜1o6゜論理和ゲート131が不要である。
第3図は本発明の別の実施例を示すブロック図である。
同図において3.4は第1図の場合と同じく、3はマイ
クロプロセッサ、4は比較回路である。210はメモリ
、220は210と同一構成のメモリ、211はメモリ
210のデータレジスタ、212はメモリ210のアド
レスレジスタ、213はメモリ210の書き込み/読み
出しクロック制御回路、221はメモリ220のデータ
レジスタ、222はメモリ220のアドレスレジスタ、
223はメモリ220の書き込み/読み出しクロック制
御回路である。
クロプロセッサ、4は比較回路である。210はメモリ
、220は210と同一構成のメモリ、211はメモリ
210のデータレジスタ、212はメモリ210のアド
レスレジスタ、213はメモリ210の書き込み/読み
出しクロック制御回路、221はメモリ220のデータ
レジスタ、222はメモリ220のアドレスレジスタ、
223はメモリ220の書き込み/読み出しクロック制
御回路である。
第1図の場合と同様にデータレジスタ211゜221、
アドレスレジタ212.222)書き込み/読み出しク
ロック制御回路213,223がそれぞれ同時に選択さ
れるアドレスを付与して、メモリ210,220の同時
書き込み、読み出しを行う。データレジスタ211,2
21の出力を比較回路4で比較し、比較結果をマイクロ
プロセッサ3で読み取り試験を行う。
アドレスレジタ212.222)書き込み/読み出しク
ロック制御回路213,223がそれぞれ同時に選択さ
れるアドレスを付与して、メモリ210,220の同時
書き込み、読み出しを行う。データレジスタ211,2
21の出力を比較回路4で比較し、比較結果をマイクロ
プロセッサ3で読み取り試験を行う。
第4図は本発明の更に別の実施例を示すブロック図であ
る。同図において、3は第1図の場合と同じくマイクロ
プロセッサ、310は論理回路、320.330は31
0と同一論理構成の回路、311は論理回路310のス
キャンデータレジスタ、312は論理回路310のスキ
ャン制御回路、313は論理回路310の入力フリップ
フロップ群、314は論理回路310のクロック制御回
路、315は論理回路310の出力フリップフロップ群
、316は論理回路310のスキャンバス、321は論
理回路320のスキャンデータレジスタ、322は論理
回路320のスキャン制御回路、323は論理回路32
0の入力フリンプフロツブ群、324は論理回路320
のクロック制御回路、325は論理回路320の出力フ
リップフロップ群、326は論理回路320のスキャン
バス、331は論理回路330のスキャンデータレジス
タ、332は論理回路330のスキャン制御回路、33
3は論理回路330の入力フリップフロンプ群、334
は論理回路330のクロック制御回路、335は論理回
路330の出力フリップフロップ群、336は論理回路
330のスキャンバス、304はスキャンデータの比較
手段、305,306は比較手段304を構成する比較
回路である。
る。同図において、3は第1図の場合と同じくマイクロ
プロセッサ、310は論理回路、320.330は31
0と同一論理構成の回路、311は論理回路310のス
キャンデータレジスタ、312は論理回路310のスキ
ャン制御回路、313は論理回路310の入力フリップ
フロップ群、314は論理回路310のクロック制御回
路、315は論理回路310の出力フリップフロップ群
、316は論理回路310のスキャンバス、321は論
理回路320のスキャンデータレジスタ、322は論理
回路320のスキャン制御回路、323は論理回路32
0の入力フリンプフロツブ群、324は論理回路320
のクロック制御回路、325は論理回路320の出力フ
リップフロップ群、326は論理回路320のスキャン
バス、331は論理回路330のスキャンデータレジス
タ、332は論理回路330のスキャン制御回路、33
3は論理回路330の入力フリップフロンプ群、334
は論理回路330のクロック制御回路、335は論理回
路330の出力フリップフロップ群、336は論理回路
330のスキャンバス、304はスキャンデータの比較
手段、305,306は比較手段304を構成する比較
回路である。
比較回路305,306はそれぞれ第2図の回路である
。但し、アドレスデコーダ134は305.306に共
通に1つあればよく、JKフリップフロップ132の出
力はデータバス135の異なるビット線に接続する。
。但し、アドレスデコーダ134は305.306に共
通に1つあればよく、JKフリップフロップ132の出
力はデータバス135の異なるビット線に接続する。
第1図の場合と同様にスキャンデータレジスタ311.
321,331、スキャン制御回路312.322,3
32)クロック制御回路314゜324.334がそれ
ぞれ同時に選択されるアドレスを付与して、入力フリッ
プフロップ313゜323.333の同時書き込み、ク
ロックの同時歩進、出力フリップフロップ315,32
5.335の同時読み出しを行う。スキャンデータレジ
スタ311,321,331の出力を比較手段304で
比較し、比較結果をマイクロプロセッサ3で読み取りを
行う。
321,331、スキャン制御回路312.322,3
32)クロック制御回路314゜324.334がそれ
ぞれ同時に選択されるアドレスを付与して、入力フリッ
プフロップ313゜323.333の同時書き込み、ク
ロックの同時歩進、出力フリップフロップ315,32
5.335の同時読み出しを行う。スキャンデータレジ
スタ311,321,331の出力を比較手段304で
比較し、比較結果をマイクロプロセッサ3で読み取りを
行う。
比較手段304はスキャンデータレジスタ311の出力
と321の出力を比較する回路305とスキャンデータ
レジスタ321の出力と331の出力を比較する回路3
06から構成されており、比較回路305と306の比
較結果をマイクロプロセッサ3からそれぞれ読み出し、
この比較結果の組合せにより論理回路310,320,
330がすべて正常か、どの論理回路に故障があるかを
第4A図の説明図に従って診断する。比較手段304の
構成は複数の信号が一致しているか否かを判定しかつ判
定結果の組合せが、異なる論理回路の出力の誤りで同じ
にならないようなものであればよい。
と321の出力を比較する回路305とスキャンデータ
レジスタ321の出力と331の出力を比較する回路3
06から構成されており、比較回路305と306の比
較結果をマイクロプロセッサ3からそれぞれ読み出し、
この比較結果の組合せにより論理回路310,320,
330がすべて正常か、どの論理回路に故障があるかを
第4A図の説明図に従って診断する。比較手段304の
構成は複数の信号が一致しているか否かを判定しかつ判
定結果の組合せが、異なる論理回路の出力の誤りで同じ
にならないようなものであればよい。
以上説明したように、本発明によれば、同一論理構成を
とる複数の回路を同時に読み出し、多数の読み出した値
を比較回路により同時に比較し、比較結果のみをマイク
ロプロセッサで読み取るので、試験診断実行時間が短縮
できる利点がある。
とる複数の回路を同時に読み出し、多数の読み出した値
を比較回路により同時に比較し、比較結果のみをマイク
ロプロセッサで読み取るので、試験診断実行時間が短縮
できる利点がある。
また、動作結果の正解値を予め用意する必要が無いので
、試験診断機能を安価に実現できる利点もある。
、試験診断機能を安価に実現できる利点もある。
本発明による試験診断方式は特に複数のプロセッサモジ
ュールにより構成された情報処理装置のマイクロプログ
ラム格納用メモリの試験等に適している。このような情
報処理装置では電源投入時にサービスプロセッサ等のマ
イクロプロセッサから各プロセッサモジュール用のマイ
クロプログラムをメモリに格納し、読み出して書き込み
データと比較することによりメモリの試験とマイクロプ
ログラムのローディングを行う。本発明によれば複数プ
ロセッサモジュールに対して同時に書き込み、読み出し
、比較を行うため、短時間にメモリの試験とマイクロプ
ログラムのローディングが行える。
ュールにより構成された情報処理装置のマイクロプログ
ラム格納用メモリの試験等に適している。このような情
報処理装置では電源投入時にサービスプロセッサ等のマ
イクロプロセッサから各プロセッサモジュール用のマイ
クロプログラムをメモリに格納し、読み出して書き込み
データと比較することによりメモリの試験とマイクロプ
ログラムのローディングを行う。本発明によれば複数プ
ロセッサモジュールに対して同時に書き込み、読み出し
、比較を行うため、短時間にメモリの試験とマイクロプ
ログラムのローディングが行える。
また、試験入力としてランダムに発生させたパターンを
使用すれば、複数の同一プロセッサモジュールにより構
成された情報処理装置のメモリ以外の論理回路部分の試
験診断にも適している。
使用すれば、複数の同一プロセッサモジュールにより構
成された情報処理装置のメモリ以外の論理回路部分の試
験診断にも適している。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図における比較回路部分の具体例を示す回路図、第
3図、第4図はそれぞれ本発明の他の実施例を示すブロ
ック図、第4A図は比較結果と診断結果の対応関係を示
す説明図である。 符号の説明 1・・・論理回路、2・・・1と同一論理構成の回路、
3・・・マイクロプロセッサ、4・・・スキャンデータ
の比較回路、11・・・論理回路1のスキャンデータレ
ジスタ、12・・・論理回路1のスキャン制御回路、1
3・・・論理回路1の入力フリップフロップ群、14・
・・論理回路1のクロック制御回路、15・・・論理回
路1の出力フリップフロップ群、16・・・論理回路1
のスキャンバス、21・・・論理回路2のスキャンデー
タレジスタ、22・・・論理回路2のスキャン制御回路
、23・・・論理回路2の入力フリップフロップ群、2
4・・・論理回路2のクロック制御回路、25・・・論
理回路2の出力フリップフロップ群、26・・・論理回
路2のスキャンパス、101〜106・・・排他的論理
和ゲート、111〜116・・・スキャンデータレジス
タ11の出力信号線、121〜126・・・スキャンデ
ータレジスタ21の出力信号線、130・・・スキャン
データレジスタの出力確定信号線、131・・・論理和
ゲート、132・・・JKフリップフロップ、133・
・・バスドライバ、134・・・バスドライバ133制
御用およびJKフリップフロップ132のリセット用の
アドレスデコーダ、135・・・マイクロプロセッサ3
のデータバス、136・・・マイクロプロセッサ3のア
ドレスバス、210・・・メモリ、220・・・210
と同一構成のメモリ、211・・・メモリ210のデー
タレジスタ、212・・・メモリ210のアドレスレジ
スタ、213・・・メモリ210の書き込み/読み出し
制御レジスタ、221・・・メモリ220のデータレジ
スタ、222・・・メモリ220のアドレスレジスタ、
223・・・メモリ220の書き込み/読み出し制御レ
ジスタ、310・・・論理回路、320,330・・・
310と同一論理構成の回路、311・・・論理回路3
10のスキャンデータレジスタ、312・・・論理回路
310のスキャン制御回路、313・・・論理回路31
0の入力フリップフロップ群、314・・・論理回路3
10のクロック制御回路、315・・・論理回路310
の出力フリップフロップ群、316・・・論理回路31
0のスキャンパス、321・・・論理回路320のスキ
ャンデータレジスタ、322・・・論理回路320のス
キャン制御回路、323・・・論理回路320の入力フ
リップフロップ群、324・・・論理回路320のクロ
ック制御回路、325・・・論理回路320の出力フリ
ップフロップ群、326・・・論理回路320のスキャ
ンパス、331・・・論理回路330のスキャンデータ
レジスタ、332・・・論理回路330のスキャン制御
回路、333・・・論理回路3300Åカフリップフロ
ップ群、334・・・論理回路330のクロック制御回
路、335・・・論理回路330の出力フリップフロッ
プ群、336・・・論理回路330のスキャンパス、3
04・・・スキャンデ−夕の比較回路、305,306
・・・比較回路304を構成する比較回路。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 M 3 図 第4人2
第1図における比較回路部分の具体例を示す回路図、第
3図、第4図はそれぞれ本発明の他の実施例を示すブロ
ック図、第4A図は比較結果と診断結果の対応関係を示
す説明図である。 符号の説明 1・・・論理回路、2・・・1と同一論理構成の回路、
3・・・マイクロプロセッサ、4・・・スキャンデータ
の比較回路、11・・・論理回路1のスキャンデータレ
ジスタ、12・・・論理回路1のスキャン制御回路、1
3・・・論理回路1の入力フリップフロップ群、14・
・・論理回路1のクロック制御回路、15・・・論理回
路1の出力フリップフロップ群、16・・・論理回路1
のスキャンバス、21・・・論理回路2のスキャンデー
タレジスタ、22・・・論理回路2のスキャン制御回路
、23・・・論理回路2の入力フリップフロップ群、2
4・・・論理回路2のクロック制御回路、25・・・論
理回路2の出力フリップフロップ群、26・・・論理回
路2のスキャンパス、101〜106・・・排他的論理
和ゲート、111〜116・・・スキャンデータレジス
タ11の出力信号線、121〜126・・・スキャンデ
ータレジスタ21の出力信号線、130・・・スキャン
データレジスタの出力確定信号線、131・・・論理和
ゲート、132・・・JKフリップフロップ、133・
・・バスドライバ、134・・・バスドライバ133制
御用およびJKフリップフロップ132のリセット用の
アドレスデコーダ、135・・・マイクロプロセッサ3
のデータバス、136・・・マイクロプロセッサ3のア
ドレスバス、210・・・メモリ、220・・・210
と同一構成のメモリ、211・・・メモリ210のデー
タレジスタ、212・・・メモリ210のアドレスレジ
スタ、213・・・メモリ210の書き込み/読み出し
制御レジスタ、221・・・メモリ220のデータレジ
スタ、222・・・メモリ220のアドレスレジスタ、
223・・・メモリ220の書き込み/読み出し制御レ
ジスタ、310・・・論理回路、320,330・・・
310と同一論理構成の回路、311・・・論理回路3
10のスキャンデータレジスタ、312・・・論理回路
310のスキャン制御回路、313・・・論理回路31
0の入力フリップフロップ群、314・・・論理回路3
10のクロック制御回路、315・・・論理回路310
の出力フリップフロップ群、316・・・論理回路31
0のスキャンパス、321・・・論理回路320のスキ
ャンデータレジスタ、322・・・論理回路320のス
キャン制御回路、323・・・論理回路320の入力フ
リップフロップ群、324・・・論理回路320のクロ
ック制御回路、325・・・論理回路320の出力フリ
ップフロップ群、326・・・論理回路320のスキャ
ンパス、331・・・論理回路330のスキャンデータ
レジスタ、332・・・論理回路330のスキャン制御
回路、333・・・論理回路3300Åカフリップフロ
ップ群、334・・・論理回路330のクロック制御回
路、335・・・論理回路330の出力フリップフロッ
プ群、336・・・論理回路330のスキャンパス、3
04・・・スキャンデ−夕の比較回路、305,306
・・・比較回路304を構成する比較回路。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 M 3 図 第4人2
Claims (1)
- 【特許請求の範囲】 1)同一論理構成をとる回路を複数個、有する情報処理
装置において、同一論理構成をとる前記各回路を構成す
るフリップフロップまたはメモリなどを同時に読み出す
読み出し手段と、該読み出し手段により読み出された複
数の情報を相互に比較する比較手段と、その比較の結果
を読み取る読み取り手段と、を有し、読み取った比較の
結果から前記情報処理装置の診断を行うことを特徴とす
る情報処理装置の試験診断方式。 2)特許請求の範囲第1項記載の情報処理装置の試験診
断方式において、同一論理構成をとる前記回路が3個以
上有り、該3個以上の回路のうちどれが誤っているかを
前記比較の結果に対応付けて表示する表示手段を備えた
ことを特徴とする情報処理装置の試験診断方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62004957A JPS63174141A (ja) | 1987-01-14 | 1987-01-14 | 情報処理装置の試験診断方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62004957A JPS63174141A (ja) | 1987-01-14 | 1987-01-14 | 情報処理装置の試験診断方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63174141A true JPS63174141A (ja) | 1988-07-18 |
Family
ID=11598060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62004957A Pending JPS63174141A (ja) | 1987-01-14 | 1987-01-14 | 情報処理装置の試験診断方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63174141A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5541936A (en) * | 1993-12-28 | 1996-07-30 | Nec Corporation | Diagnostic circuit |
JP2009211371A (ja) * | 2008-03-04 | 2009-09-17 | Nec Corp | 検査システム、検査用バックプレーン、検査方法及び製造方法 |
-
1987
- 1987-01-14 JP JP62004957A patent/JPS63174141A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5541936A (en) * | 1993-12-28 | 1996-07-30 | Nec Corporation | Diagnostic circuit |
JP2009211371A (ja) * | 2008-03-04 | 2009-09-17 | Nec Corp | 検査システム、検査用バックプレーン、検査方法及び製造方法 |
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