JPS6211734B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプロセツサ技術の改善に関
し、特に、命令デコーダからの制御信号が試験中
チツプの端子において直接観測できるような単一
チツプマイクロプロセツサ中央処理装置
（CPU）に関する。

〓〓〓〓
単一の集積回路チツプ上に製造されるマイクロ
プロセツサCPUは当業者には公知である。この
ようなCPUチツプは、命令のプログラムを実行
するように構成され、通常、複数個の入力端子
と、複数個の出力端子と、命令サイクル中に命令
の少くとも一部を受信して、命令によつて指定さ
れた１つ以上の処理動作の実行を制御するため
に、命令によつて指定された１つ以上の処理動作
に対応した制御信号を命令サイクル中に発生する
ための複数個の制御線を持つた命令デコーダ手段
とを含んでいる。出力端子は、チツプ上のはんだ
づけ端子か、あるいはパツケージ化されたチツプ
の場合は、パツケージのピンである。命令デコー
ダ手段は、プログラム可能論理アレイ（PLA）
又はマイクロプログラムされたランダムメモリ論
理制御器が用いられる。

従来技術によるマイクロプロセツサCPUに付
随する１つの問題点として、CPUチツプに対し
て機能テストを行うことの困難さがあげられる。
ミニコンピユータ又は主フレームコンピユータの
場合と異なり、命令デコーダのような単一チツプ
CPUの機能部分は、独立して試験することがで
きない。その理由は、集積回路チツプの内部回路
の節点を調べることができないためである。単一
チツプCPUの機能試験は、一般に、テストベク
トルと呼ぶ一連の２進論理レベルのパターンをチ
ツプの入力端子に印加し、このテストベクトルに
応動してチツプの出力端子に現れる一連の２進論
理レベルパターンである出力パターンを観測する
ことによつて行われる。観測された出力パターン
は、正常なチツプの機能から予測される「正し
い」出力パターンと比較される。テスト中のチツ
プからの出力パターンが「正しい」出力パターン
と一致しない時には、チツプはその１つ以上の機
能部分において、１つ以上の論理欠陥を持つてい
ることになる。集積回路内の論理欠陥を発見する
ための機能テストは、チツプの製造過程中の重要
なステツプである。一連のテストベクトルは、通
常、自動テスト装置によつてチツプに印加され
る。

機能テストは、欠陥チツプを発見する目的の他
に、論理欠陥の性質と、欠陥を生じている機能部
分に関する情報をも提供する。このような情報は
新しく設計するCPUチツプの診断設計のために
有用である。診断のために用いられる一連のテス
トベクトルは、単にCPUチツプ内に論理欠陥が
あるということを示す出力パターンを発生するだ
けでなく、論理欠陥の識別までもできるように設
計するのが普通である。

しかしながら、CPUチツプが複雑であること
と、その機能部分が独立してテストできず入出力
端子間の特定の信号路の一部として集合的にしか
テストできないために、チツプ内に潜在的に存在
する論理欠陥のすべてを検出することはできず、
また検出された論理欠陥のすべてをあいまいさな
く識別することはできない。一般に、メーカで用
いられるテストベクトルは発見できる潜在的な論
理欠陥の数を最大とするように設計されるが、診
断テストベクトルは、発見できかつ識別できる論
理欠陥の数を最大とするように設計される。テス
トベクトルの利点の尺度はチツプ内で発見できる
論理欠陥のパーセント値で表わされる。この尺度
は通常欠陥検出率と呼ばれる。上記の理由によ
り、従来技術によるCPUチツプの機能テストに
おいて100パーセントの欠陥検出率を得ることは
一般に不可能である。検出できない論理欠陥を持
つたCPUチツプは正常製品として最終テストに
パスし、後で実際に使われた時に不良素子である
ことが発見される。従つて、機能テスト中に発見
できない欠陥があると、チツプ全体の信頼性を低
下させてしまう。

本発明者は、従来技術のCPUにおいて、発見
できずまた識別できない論理欠陥のほとんどは、
すべての処理動作を統轄する制御信号を発生する
命令デコーダ内に存在することを発見した。これ
らの制御信号は、CPUの他のほとんどすべての
機能部分に配分されるが、これらはテストのため
に直接観測することはできず、これらによつて制
御される他の機能部分の動作を見ることによつて
間接的にのみ観測できる。従つて、命令デコーダ
内に論理欠陥が存在して制御信号に誤りが生じて
も、この誤つた制御信号によつて常に誤つた出力
パターンを生じるとは限らない。例えば、あるテ
ストでは、誤つた制御信号は出力パターンの信号
路には無い機能部分しか影響を与えないこともあ
り、また信号路内の他の論理欠陥が出力パターン
の誤りを逆に正しいものに変えてしまうこともあ
りうる。場合によつては、テストプログラムによ
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り多くのテストベクトルを追加することによつ
て、制御信号の誤りを出力端子にまで伝搬させる
ことができる。しかし、従来技術のCPUチツプ
では命令デコーダに潜在的に存在しうるすべての
論理欠陥を発見することは、現在までに知られて
いる技術では不可能である。一般に、従来技術の
CPUチツプの機能テストにおいて、比較的高い
欠陥検出率を達成するためには、長いテストプロ
グラムを必要とする。従来技術におけるCPUチ
ツプの一例として、25000個のテストベクトルを
持つたテストプログラムで95％の欠陥検出率が得
られている。しかし、長いテストプログラムのた
めにコストが上昇してしまう。従来技術によつて
極めて複雑なCPUチツプを設計すると、テスト
プログラムの長さの間題が深刻となり、テストの
ためのコストがマイクロプロセツサチツプの製造
コストの主要部分を占めてしまう。

従つて、機能テストの欠陥検出率を改善するこ
とによつてマイクロプロセツサチツプの信頼性を
向上させ、またテストプログラムを短くすること
によつて機能テストのコストを軽減させるような
改善されたCPU技術が必要となつている。

本発明は上記のような従来技術のCPUを改善
するものであり、第１の指令信号を受信するため
の第１の入力手段と、第１の指令信号に応動して
制御線上の制御信号を出力端子に転送するための
ゲート手段とが含まれることを特徴としている。

本発明の目的は以下に述べる一実施例によつて
達成されている。構成及び動作の方法における本
発明の新しい特徴は、本発明の他の目的及び利点
とともに、以下の説明と添付図面とによつて理解
されるであろう。しかし、いうまでもなく、図面
は単に説明を容易にするためのものであり、これ
によつて本発明を限定するものではない。

第１図において、当業者には公知で、単一の集
積回路チツプ上に製造されたマイクロプロセツサ
CPU１００のブロツク図が示されている。その
機能を説明するために必要なCPUの部分及び端
末のみが第１図に示されている。図のCPUは、
その両方向性入出力（Ｉ／Ｏ）端子１０１で一時
に１つずつ命令を受信し、その命令によつて指定
される１つ以上の特定の処理動作を行うことによ
つて２進命令から成るプログラムを実行するよう
構成されている。特定の処理動作がオペランドを
必要とするときには、CPUはその動作を指定し
た命令に応動して、そのオペランドの外部データ
源のアドレスをアドレス出力端子１１５に発生す
る。この、第１図には示されていない外部データ
源は、メモリ内の記憶位置かあるいは周辺入力装
置のいずれかである。外部データ源からのオペラ
ンドはＩ／Ｏ端子においてCPUに供給される。
処理動作の結果、データを外部転送先に蓄える必
要があるときには、これらのデータがＩ／Ｏ端子
に供給されるとともに、その転送先のアドレスが
アドレス出力端子に印加される。この外部転送先
はメモリの記憶位置かあるいは周辺出力装置であ
る。

CPUの命令フオーマツトは、実行すべき処理
動作を指定する「OPコード」部と、データ源及
びデータ転送先アドレスの形成方法を指定するア
ドレスモード部と、「直接データ」以外の場合
に、データ源及び転送先のアドレスとなるアドレ
スデータを指定するアドレス部とから成る。アド
レスモード部がいわゆる「直接データ」モードを
指定した場合には、アドレス部自体がデータとな
り、アドレス形成は行われない。

CPUが１つの命令を受信してこれを実行する
時間間隔を通常、命令サイクルと呼ぶ。命令サイ
クルは、CPUが通常外部メモリから命令を受信
するための命令フエツチフエーズと、CPUがデ
ータ源及び転送先アドレスを形成して（「直接デ
ータ」モードは除く）外部データ源又は内部レジ
スタから１つ又はそれ以上のデータを取り出すデ
ータフエツチフエーズと、命令によつて指定され
る１つ又はそれ以上の処理動作を実行して、もし
結果のデータがあればこれを転送先に蓄えるため
のデータ実行フエーズとから成る。

命令フエツチフエーズでは、CPUは、外部メ
モリ（図示していない）内で命令を蓄えている位
置のアドレスをアドレス出力端子に供給する。ア
ドレスされた命令はＩ／Ｏ端子においてCPUに
受信される。Ｉ／Ｏ端子は３状態出力駆動器１０
４及び入力ラツチ１０３によつて内部データバス
１０２に接続されている。入力モードで、命令又
はデータがＩ／Ｏ端子から内部データバスに転送
される時には、出力駆動器は出力駆動器制御信号
の制御のもとでその高インピーダンス状態にあ
り、一方入力ラツチは入力ラツチ制御信号によつ
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て付勢されてＩ／Ｏ端子上の信号を内部データバ
スに転送する。出力モードで、内部データバス上
のデータがＩ／Ｏ端子に転送される場合には、出
力駆動器が付勢され、入力ラツチは消勢される。
Ｉ／Ｏ端子、出力駆動器、及び入力ラツチの数は
すべて内部データバスのデータ線の数に等しい。
命令フエツチフエーズ中は、受信された命令の
OPコード部及びアドレスモード部は命令レジス
タ１０５に転送され、アドレス部はレジスタスタ
ツク１０６内のアドレスデータレジスタに転送さ
れる。レジスタスタツクは、アドレスデータレジ
スタの他に、汎用データレジスタ、データポイン
タレジスタ、スタツクポインタレジスタ及びプロ
グラムカウンタを含んでいる。命令レジスタの内
容は、命令デコーダによつて復号され、その制御
線１０９に一連の制御信号が取り出される。この
制御線はCPUの種々の機能部分への制御信号と
して印加される。

データフエツチフエーズ中、オペランドのアド
レスは命令のアドレスモード部に従つて形成され
る。このアドレス形成はアドレス演算装置
（AAU）１１０で行われる。アドレスデータは最
初、レジスタスタツクから内部アドレスバス１０
７を介して一時レジスタ１１１及び１１２へ転送
される。AAU動作の結果は一時レジスタ１１３
へ蓄えられ、次に内部アドレスバス及びアドレス
出力駆動器１１４を介してアドレス出力端子に転
送される。CPUによつてアドレスされた外部デ
ータ源からのオペランドはＩ／Ｏ端子において
CPUによつて受信され、処理動作で使用するた
めに内部データバスに転送される。

オペランドの演算及び論理操作を伴う処理動作
は演算論理装置（ALU）１１６で行われる。
ALU動作に対して、CPUに印加されたオペラン
ドは最初に一時データレジスタ１１７及び１１８
の１つに転送される。ALUは命令デコーダから
の制御信号の制御によつて、一時データレジスタ
に蓄えられたオペランドに対して指定された操作
を行う。ALU動作の結果は、最初別の一時デー
タレジスタ１１９に蓄えられ、次いで、Ｉ／Ｏ端
子又は内部データレジスタのいずれかへ転送され
る。

第１図のCPUの機能試験を従来技術に従つて
行うためには、テストベクトルを、CPUがその
入力モードにある時にＩ／Ｏ端子に印加するとと
もに、第１図には示されていない他のすべての入
力端子に印加しなければならない。その結果
CPUから得られる出力パターンは、CPUがその
出力モードにある時にＩ／Ｏ端子から得られると
ともに、第１図には示されていない他のすべての
出力端子で観測される。マイクロプロセツサ
CPUは単一の集積回路チツプ上に製造されて、
素子及び信号導体の大きさはきわめて小さいた
め、CPUの機能部分に直接接触するのは実用的
ではない。従つて機能部分を別々に試験すること
はできず、チツプの入出力端子間の特定の信号路
とともに、いくつかの構成部分を集合的に試験す
る。

一例として、印加されたテストベクトルが、指
定された２つのオペランドに対してあるALU動
作を行う命令のビツトパターンを含んでいるもの
とする。命令フエツチフエーズにおいて、OPコ
ード部及びアドレスモード部に対応するテストベ
クトルの一部が命令デコーダに転送される。オペ
ランドフエツチ及びデータ実行フエーズにおい
て、命令デコーダは命令レジスタの内容に従つて
４群の制御信号パターンを発生する。これらの制
御信号パターンはCPUチツプの端子では直接観
測することができないため、特定のOPコード部
及びアドレスモード部に対する命令デコーダの応
動は、ALU動作自体からの結果となるデータを
介して間接的にしか観測できない。制御信号パタ
ーンの第１群は、Ｉ／Ｏ端子からCPUに印加さ
れている第１のオペランドを取り込み、この第１
のオペランドを一時データレジスタ１１７に転送
する働きをする。第２の制御信号パターンは第２
のオペランドを取り込んでこれを一時データレジ
スタ１１８に転送する。第３の制御信号パターン
は、OPコード部で指定された動作をALUに行わ
させ、その動作の結果を一時データレジスタ１１
９に転送する。第４の制御信号パターンは、この
結果をＩ／Ｏ端子に転送するが、ここでこのデー
タが出力パターンとして観測でき、「正しい」出
力パターンと比較することができる。

命令デコーダ内に論理的な欠陥があつて、上記
のテストベクトルに対して、上記の制御信号パタ
ーンの１つに誤りを生じた時、もしこの誤りがオ
ペランドの信号路やALU動作とは関係のない機
〓〓〓〓
能部分（例えばレジスタスタツク内の汎用レジス
タ）のみに影響を与えるものであると、この欠陥
は誤つた出力パターン（すなわちALU動作の誤
つた結果）を発生しない。場合によつては、他の
テストベクトルを印加することによつて、誤つた
制御信号パターンが誤つた出力パターンを発生す
ることもありうる。しかし、命令デコーダ内に潜
在的に多数存在する欠陥は、現在技術では多くの
テストベクトルを用いても検出されずに残つてし
まう。このように、従来技術のCPU内の制御信
号の非観測性により、欠陥検出が限定されるとと
もに、必要なテストベクトルの長さを長大化して
いる。

もし、CPUチツプ内の命令デコーダからの制
御信号がチツプの出力端子において直接観測でき
れば、CPUチツプの機能テストの欠陥検出機能
を改善できるし、またテストプログラムの長さを
減少できる。このような機能を付加すると、命令
デコーダは他の機能部分とは独立してテストでき
る。

第２図において、一部第１図のCPUと似てい
るが、制御線２０９における制御信号をＩ／Ｏ端
子２０１で直接観測できるよう改善したマイクロ
プロセツサCPUが示されている。レジスタスタ
ツク、ALU、AAU、一時レジスタ、内部アドレ
スバス等の構成要素は上記の改善を説明するのに
は不必要であるため、第２図から省いてある。改
善点の１つはスイツチ２２２であり、このスイツ
チは外部指令入力２２０から印加される指令信号
の制御によつて、内部データバス２０２又は制御
線２０９のいずれかを出力駆動器２０４に接続す
る。通常は内部データバスが出力駆動器に接続さ
れているが、指令信号が真になると、制御線が代
りに出力駆動器に接続される。（ここで、「真」及
び「偽」は、２進論理方式の２つの状態を指
す。）第２図は、制御線の数とＩ／Ｏ端子の数と
が等しい場合を示している。制御線の数がＩ／Ｏ
端子の数よりも多い場合には、スイツチ２２２と
同様のスイツチを内部アドレスバスとアドレス出
力駆動器との間に設けることにより、制御線の一
部を指令信号の制御の下でアドレス出力端子に接
続することができる。アドレス出力端子、内部ア
ドレスバス及びアドレス出力バツフアは第１図に
示したものと同じであり、第２図では省いてい
る。

スイツチ２２１も指令信号で制御されて、出力
駆動器制御信号又は取込み状態信号のいずれかを
出力駆動器２０４の制御入力２２４に印加する。
通常、制御入力は出力駆動器制御信号を受信して
いる。しかし、指令信号が真になると、制御入力
は命令デコーダから取込み状態信号を受信する。
取込み状態信号は、命令レジスタ２０５の内容が
更新されている間だけ真になつている。よつて、
指令信号が真である時、制御線の論理状態は、命
令レジスタの内容が更新されている時及び出力駆
動器がその高インピーダンス状態にある時を除い
て、命令サイクルの全般にわたつてＩ／Ｏ端子で
観測することができる。

第２図のCPUはスイツチ２２３を含んでお
り、このスイツチは指令信号の制御の下で通常の
入力ラツチ制御信号か、取込み状態信号のいずれ
かを入力ラツチ２０３の制御入力２２５に印加す
る。通常、入力ラツチは入力ラツチ制御信号によ
つて付勢されている。しかし、指令信号が真にな
ると、入力ラツチは取込み状態信号によつて付勢
され、新しい命令がＩ／Ｏ端子で受信されて、命
令レジスタの内容が更新される。

次に第３図において、第２図のCPUのスイツ
チ２２１，２２２、及び２２３に用いられる回路
に適した回路図３００を示している。スイツチ制
御端子３０１がVSS電源電圧（すなわち「低」論
理レベル）の近くにあると、データ１端子３０２
が出力端子３０４に接続され、またスイツチ制御
端子がVDD電源電圧（すなわち「高」論理レベ
ル）の近くにあると、データ１端子は出力端子か
ら切断され、データ２端子３０３が出力端子に接
続される。第３図に示したスイツチ回路は相補形
金属酸化物半導体（CMOS）技術によつて実現さ
れているが、他の集積回路技術により他の回路構
成を用いた等価なスイツチ手段を用いることもで
きる。

次に第４図において、本発明によるマイクロプ
ロセツサCPUの他の実施例を示している。図の
CPUは、制御線の数（この場合32）がＩ／Ｏ端
子の数（８）とアドレス出力端子の数（16）との
和よりも多い場合に、制御線４０９上の制御信号
をＩ／Ｏ端子４０１で直接観測できるようにした
ものである。第４図のCPUのアドレス形成回路
〓〓〓〓
は第１図のCPUのものと同じであり、簡単のた
めに第４図では省いている。第４図のCPUにお
いて、内部アドレスバスは16ビツト幅であり、16
個のアドレス出力バツフアを介して16個のアドレ
ス出力端子に接続されている。

マルチプレクサ（MUX）４２２は、制御線の
８本を同時に出力端子に接続するために用いてい
る。MUXは外部指令入力４２０に印加される指
令信号及びMUX制御入力４２５に印加される２
ビツトのMUX制御信号によつて制御される。指
令信号が偽である時には、MUXは内部データバ
ス４０２の８回線を出力駆動器４０４に接続して
いる。指令信号が真になると、MUXは32本の制
御線のうちの８本を出力駆動器に接続する。２ビ
ツトのMUX制御信号が、８本の制御線のグルー
プの４グループのうちの１つを選択してＩ／Ｏ端
子で観測できるようにしている。以上の機能を持
つたMUX回路の設計の詳細は集積回路設計の当
業者には公知であり、説明は不要である。第４図
のCPUの他の部分の機能は第２図のCPUに対応
する部分と同様である。

次に第５図において、本発明による他のマイク
ロプロセツサCPUが示されている。図のCPUは
第４図に示されたものと似ているが、指令信号及
びMUX制御信号が、外部から供給されるのでは
なく、命令レジスタ内の指定されたビツト位置の
２進状態に応動して命令デコーダ５０８で作られ
る点が異なつている。指定されたビツト位置が真
であると、第４図のCPU内の指令信号と同じ機
能を持つたC2制御線が真になる。同時に、命令
デコーダは制御線Ｃ０及びＣ１に可能な４つの２
進状態を順に発生する。これは第４図のCPUの
MUX制御信号と同じ機能を持つ。従つて、第５
図のCPUの命令の指定されたビツト位置の論理
「１」は、試験の目的のために用いられる特殊命
令の１つであることを示す“しるし”となつてい
る。この特殊命令がCPUによつて実行される
と、MUX５２２は制御線Ｃ３乃至Ｃ３４を８本
単位で順次出力駆動器５０４に接続する。特殊命
令であることを示すしるしは、命令に対する特殊
な前置情報を用いることもでき、また命令内の特
定の２進値を持つたビツトグループでも良い。こ
こで命令デコーダ内で、上のしるしのビツトを復
号する部分には欠陥はないものと仮定している。
命令デコーダのこの部分は簡単な機能しか持たな
いため、この部分によつて占められるチツプの面
積は比較的小さい。従つて、論理的な欠陥がこの
部分に生じる確率も比較的小さい。

以上を要約すると次のとおりである。

(1) 命令のプログラムを実行するための単一チツ
プマイクロプロセツサCPUにおいて、 複数個の入力端子と、 複数個の出力端子と、 命令サイクル中に命令の少くとも一部を受信
し、該命令によつて指定された１つ以上の処理
動作の実行を制御するために、該命令によつて
指定された１つ以上の処理動作に対応した制御
信号を該命令サイクル中に提供するために複数
個の制御線を持つた命令デコーダ手段と、 第１の指令信号を受信するための第１の入力
手段と、該第１の指令信号に応動して該制御線
上の制御信号を該出力端子に転送するためのゲ
ート手段とが含まれている。

(2) 上記第(1)項のCPUにおいて、該制御線の数
が該出力端子の数よりも多い場合に、該ゲート
手段が、該制御線上の制御信号を該出力端子に
多重化する手段を含んでいる。

(3) 命令のプログラムを実行するための単一チツ
プマイクロプロセツサCPUにおいて、 複数個の入力端子と、 複数個の出力端子と、 命令サイクル中に命令の少くとも一部を受信
し、該命令によつて指定された１つ以上の処理
動作の実行を制御するために、該命令によつて
指定された１つ以上の処理動作に対応した制御
信号を該命令サイクル中に提供するために複数
個の制御線を持つた命令デコーダ手段とが含ま
れ、さらに、 該複数個の制御線は、デコーダによつて特殊
命令の１つが受信された時に第１の制御信号を
出すための第１の制御線を含んでおり、 また、該第１の制御信号に応動して制御線上
の他の制御信号を該出力端子に転送するための
ゲート手段が含まれている。

(4) 上記第(3)項のCPUにおいて、制御線の数が
出力端子の数より多い場合に、制御線上の制御
信号を出力端子上に多重化するための手段が含
まれている。

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【図面の簡単な説明】

第１図は従来技術による典型的なマイクロプロ
セツサCPUのブロツク図であり、第２図は本発
明によるマイクロプロセツサCPUの一実施例の
ブロツク図であり、第３図は本発明に有用な
CMOSスイツチの回路図であり、第４図は、本発
明によるマイクロプロセツサCPUの他の実施例
で制御信号をチツプの出力端子に多重化する機能
を持つたもののブロツク図であり、第５図は、本
発明によるマイクロプロセツサCPUの他の実施
例で制御信号を出力端子に転送するための指令信
号が特殊命令によつて作られるもののブロツク図
である。 〔主要部分の符号の説明〕、入力端子……第１
図、第２図、第４図のＩ／Ｏ端子１０１，２０
１，４０１、出力端子……第１図、第２図、第４
図のＩ／Ｏ端子１０１，２０１，４０１、及び第
１図のアドレス出力端子１１５、命令デコーダ手
段……第１図、第２図、第４図の命令デコーダ１
０８，２０８，４０８、制御線……第１図、第２
図、第４図の制御線１０９，２０９，４０９、第
１の入力手段……第２図、第４図の外部指令入力
２２０，４２０、ゲート手段……第２図、第４図
のスイツチ２２１，２２２，２２３，４２１，４
２３、及びマルチプレクサ４２２、多重化する手
段……第４図のマルチプレクサ４２２、第１の制
御線……第５図の制御線５２４。 〓〓〓〓

Claims (1)

1. 【特許請求の範囲】 １ 駆動用の第１の入力ラツチ制御信号を受信す
   るための入力ラツチ制御端子を備えた入力ラツ
   チ； 高インピーダンス状態になるための第１の３状
   態駆動制御信号を受信するために３状態制御端子
   を備えた３状態出力駆動器； 入力命令およびオペランドデータ信号を入力ラ
   ツチへ供給するためおよび３状態出力駆動器から
   出力データ信号を受信するためのＩ／Ｏ端子； 取込み状態信号、第２の３状態駆動器制御信号
   および第２の入力ラツチ制御信号を含む複数の復
   号された制御信号を発生させるための命令デコー
   ダ； 前記出力データ信号を第２のスイツチへ供給す
   るためおよび入力ラツチからの入力命令データ信
   号を命令デコーダへ供給するために設けられた内
   部データバス； 指令信号によつて制御され、該指令信号が不在
   のときは命令デコーダからの第２の３状態駆動器
   制御信号に応答し、該指令信号が存在するときに
   は取込み状態信号に応答して前記第１の３状態駆
   動器制御信号を前記３状態制御端子へ供給するた
   めに設けられた第１のスイツチ； 前記指令信号によつて制御され、該指令信号が
   不在のときは内部データバスからの出力データ信
   号を、また指令信号が存在するときは命令デコー
   ダからの復号された制御信号を３状態出力駆動器
   へ供給するために設けられた第２のスイツチ；お
   よび 前記指令信号によつて制御され、該指令信号が
   存在するときは取込み状態信号に応答し、また指
   令信号が不在のときには命令デコーダからの第２
   の入力ラツチ制御信号に応答して前記第１の入力
   ラツチ制御信号を入力ラツチ制御端子へ供給する
   ために設けられた第３のスイツチとを含むことを
   特徴とする処理装置。 ２ 特許請求の範囲第１項に記載の処理装置にお
   いて、該命令デコーダは指令信号を発生するため
   に設けられていることを特徴とする処理装置。