JPH05204866A - Data conversion system for multi-cpu system - Google Patents
Data conversion system for multi-cpu systemInfo
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- JPH05204866A JPH05204866A JP4012514A JP1251492A JPH05204866A JP H05204866 A JPH05204866 A JP H05204866A JP 4012514 A JP4012514 A JP 4012514A JP 1251492 A JP1251492 A JP 1251492A JP H05204866 A JPH05204866 A JP H05204866A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、プログラマブルコント
ローラに用いるマルチCPUシステムのデータ交換方式
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data exchange system for a multi-CPU system used in a programmable controller.
【0002】[0002]
【従来の技術】従来のマルチCPUシステムでは、互い
のCPUユニットがデータ交換を行う場合、共有メモリ
を意識するようなユーザプログラムの介在により行って
いた。2. Description of the Related Art In a conventional multi-CPU system, when CPU units exchange data with each other, a user program that is aware of a shared memory is used.
【0003】[0003]
【発明が解決しようとする課題】上記のような従来のデ
ータ交換方法では、ユーザプログラムの作成が難しいと
いう問題があった。本発明は、上述の問題点に鑑みて為
されたもので、その目的とするところはデータ交換が共
有メモリを意識せずに行え、プログラム作成が容易なC
PUマルチシステムのデータ交換方式を提供するにあ
る。The conventional data exchange method as described above has a problem that it is difficult to create a user program. The present invention has been made in view of the above-mentioned problems, and the object thereof is to perform data exchange without being aware of the shared memory, and to easily create a program.
A PU multi-system data exchange method is provided.
【0004】[0004]
【課題を解決するための手段】上述の目的を達成するた
めに、請求項1記載の発明は、二つのCPUユニットを
備えるとともにこれらCPUユニットがI/Oバスをア
クセスする際に使用権を調停する手段を備えたマルチC
PUシステムにおいて、両CPUユニットの演算データ
を交換するための共有メモリを備え、夫々のCPUユニ
ットに設定されたデータ交換用パラメータに基づいて、
毎スキャン演算データを共有メモリを介してデータ交換
するものである。In order to achieve the above-mentioned object, the invention according to claim 1 comprises two CPU units and arbitrates the usage right when these CPU units access the I / O bus. Multi-C with means for
In the PU system, a shared memory for exchanging operation data of both CPU units is provided, and based on the data exchange parameter set in each CPU unit,
The data of each scan calculation is exchanged via the shared memory.
【0005】また請求項2記載の発明は、二つのCPU
ユニットを備え、これらCPUユニットがI/Oバスを
アクセスする際に使用権を調停する手段を備えたマルチ
CPUシステムにおいて、両CPUユニットの演算デー
タを交換するための共有メモリを備え、夫々のCPUユ
ニットに設定されたデータ交換用専用命令のタイミング
のみ共有メモリを介してデータ交換を行うものである。The invention according to claim 2 has two CPUs.
In a multi-CPU system having units, and means for arbitrating usage rights when these CPU units access the I / O bus, a shared memory for exchanging operation data of both CPU units is provided, and each CPU The data is exchanged via the shared memory only at the timing of the dedicated instruction for data exchange set in the unit.
【0006】[0006]
【作用】而して請求項1記載の発明によれば、ユーザは
データリンク用パラメータを設定するだけで、データ交
換用の共有メモリを意識することなく、プログラムレス
で両CPUユニット同士のデータ交換が行え、またCP
Uユニットは互いの演算結果が恰も自己のメモリに格納
されたように使用することができ、結果プログラム作成
が容易なマルチCPUシステムを構築できる。According to the first aspect of the present invention, the user simply sets the data link parameters and does not have to be aware of the shared memory for data exchange, and the data exchange between the two CPU units is programless. You can also do CP
The U units can be used as if their calculation results were stored in their own memories, and a multi-CPU system with easy result program creation can be constructed.
【0007】請求項2記載の発明によれば、データ交換
用専用命令の実行タイミングで共有メモリを意識するこ
となくデータ交換が行え、そのため常時データ交換を行
う場合に比べてスキャンタイムに影響を与えることがな
く、またデータ交換用専用命令の実行によってデータ交
換が行えるからプログラム作成が容易なマルチCPUシ
ステムを構築できる。According to the second aspect of the present invention, data can be exchanged at the execution timing of the data exchange dedicated instruction without being aware of the shared memory, which affects the scan time as compared with the case where constant data exchange is performed. Moreover, since the data can be exchanged by executing the dedicated instruction for data exchange, it is possible to construct a multi-CPU system in which a program can be easily created.
【0008】[0008]
【実施例】以下本発明を実施例により説明する。 (実施例1)図3は本発明プログラマブルコントローラ
に使用する二つのCPUユニット1 1 、12 を用いたマ
ルチCPUシステムの基本構成を示しており、各CPU
ユニット11、12内部にはマイクロプロセッサMPUを
中心としてI/Oバス2のアクセスのために必要なアク
セスタイムを得るために固有のCPUウェイト回路3を
有し、またI/Oバス2をアクセスするための必要な信
号はCPUユニット11、12からバッファ4を介してロ
ーカルI/Oバス51、52で出力される。EXAMPLES The present invention will be described below with reference to examples. (Embodiment 1) FIG. 3 is a programmable controller of the present invention.
Two CPU units used for 112Using
The basic configuration of the multi CPU system is shown, and each CPU
Unit 1112Inside the microprocessor MPU
As the center, the access required for accessing I / O bus 2
Set the unique CPU wait circuit 3 to obtain the set time.
And also has the necessary signals to access the I / O bus 2.
No. is CPU unit 1112Via buffer 4
-Cal I / O bus 515,2Is output with.
【0009】これらの構成では相手のCPUユニットに
はアクセスしないためローカルI/Oバス51、52が一
方向となっており、また互いの演算データを交信するた
めの共有メモリ7は、CPUユニット11、12外に設け
ている。勿論この共有メモリ7内にはI/Oアクセス情
報は含まれない。また同じタイプのCPUユニット
11 、12 を使用してマルチCPUシステムを構築する
ことにより、共有メモリ7を一つで済ませている。In these configurations, since the other CPU unit is not accessed, the local I / O buses 5 1 and 5 2 are unidirectional, and the shared memory 7 for exchanging calculation data with each other is a CPU. It is provided outside the units 1 1 and 1 2 . Of course, this shared memory 7 does not include I / O access information. Further, the shared memory 7 is completed by using the CPU units 1 1 and 1 2 of the same type to construct a multi-CPU system.
【0010】バス調停部8は、バス選択部9、ウェイト
コントローラ10とから成り、これらのハードウェアを
CPUユニット11、12外部に設けている。そしてバス
調停部8は各CPUユニット11、12からローカルI/
Oバス51、52を通じてI/Oバス2をアクセスするこ
とを示すセレクト信号が出力されるとこのセレクト信号
の先着順位を判定してローカルI/Oバス51又は52を
バス選択部9により選択し、競合時には後着のCPUユ
ニットに対してウェイトコントローラ10からのウェイ
ト信号によりウェイトをかけ、また同着の場合には予め
定めた優先順位に従って、優先順位の低いCPUユニッ
トに対してウェイトをかける。またバス調停部8はサン
プリングクロックCLK を入力し、このサンプリングクロ
ックCLKで先着順位判定、ウェイトコントローラ10の
ウェイト幅設定、アクセス権を得たCPUユニット11
又は12のI/Oバス2のアクセスのためのバスサイク
ル幅を得る。The bus arbitration unit 8 comprises a bus selection unit 9 and a wait controller 10, and these hardware are provided outside the CPU units 1 1 and 1 2 . Then, the bus arbitration unit 8 receives local I / O from each of the CPU units 1 1 and 1 2.
When a select signal indicating access to the I / O bus 2 is output through the O bus 5 1 , 5 2 , the first-arrival order of this select signal is determined and the local I / O bus 5 1 or 5 2 is selected by the bus selector. 9, the weighting signal from the weight controller 10 is used for weighting the CPU unit of the later arrival in the case of competition, and in the case of the same arrival, CPU units of lower priority are assigned according to a predetermined priority order. Apply weight. The bus arbitration unit 8 inputs the sampling clock CLK, arrival order determination in the sampling clock CLK, wait width setting of the weight controller 10, CPU unit 1 1 has gained access
Alternatively, the bus cycle width for accessing the I / O bus 2 of 1 2 is obtained.
【0011】I/O分割・共有選択部6はI/Oユニッ
ト110 …に対するチップセレクト信号、クリア信号を
CPUユニット11 、12 で分割したり、共有する制御
を行なうものであり、その制御内容は各CPUユニット
11 、12 内のメモリに外部プログラム装置(図示せ
ず)にて設定された分割、共有データに基づく。さて上
記のように構成されたシステムにおいて、請求項1記載
の発明に対応する本実施例ではCPUユニット11 、1
2 同士のデータ交換に当たって共有メモリ7とCPUユ
ニット11 、12 の内蔵演算メモリ131 、134 の領
域を図2に示すように設定し、またCPUユニット
11 、I2 には図1に示すようなデータ交換用パラメー
タを夫々設定しいる。図1のデータ交換用パラメータは
CPUユニット11 の書込みワード数A、CPUユニッ
ト11 の書込み先頭アドレスB、CPUユニット12 の
書込みワード数C、CPUユニット12 の書込み先頭ア
ドレスDからなる。[0011] I / O division, sharing selector 6 is intended to perform I / O unit 11 0 chip select signal for ..., or to divide the clear signal in the CPU unit 1 1, 1 2, the control to be shared, its The control contents are based on the division and shared data set in the memories in the CPU units 1 1 and 1 2 by an external program device (not shown). In the system configured as described above, in the present embodiment corresponding to the invention described in claim 1, the CPU units 1 1 , 1
2 CPU unit and the shared memory 7 when data exchange between 1 1, 1 2 of the internal operation memory 13 1, 13 4 of the area set as shown in FIG. 2, also in the CPU unit 1 1, I 2 1 The data exchange parameters as shown in are set respectively. Data exchange parameters of Figure 1 is the number of write word CPU unit 1 1 A, the CPU unit 1 1 of the write start address B, the CPU unit 1 2 in the number of write word C, consisting of a write head address D of the CPU unit 1 2.
【0012】而してCPUユニット11 では図4に示す
ようにCPUユニット11 の書込み完了フラグF1 が0
にセットされると、CPUユニット11 の演算用メモリ
13 1 の書込み領域X1 の内容を共有メモリ7の領域X
2 に複写する。この複写後CPUユニット11 の書込み
完了フラグF1 に1をセットする。そしてCPUユニッ
ト12 の書込み完了フラグF2 が1にセットされている
場合には、CPUユニット12 の演算メモリ132 の書
込み領域X4 の内容が複写されている共有メモリ7の領
域X5 から演算メモリ131 の領域X6 に複写し、この
複写後CPUユニット12 の書込み完了フラグF2 を0
にセットする。Thus, the CPU unit 11Then shown in Figure 4
CPU unit 11Write completion flag F1Is 0
When set to, CPU unit 11Calculation memory
Thirteen 1Writing area X1Area of shared memory 7
2Copy to. After this copying CPU unit 11Writing
Completion flag F1Set 1 to. And CPU unit
To 12Write completion flag F2Is set to 1
In case of CPU unit 12Operation memory 132Book of
Area XFourThe shared memory 7 area where the contents of
Area XFiveTo arithmetic memory 131Area X6Copy this to
After copying CPU unit 12Write completion flag F20
Set to.
【0013】一方CPUユニット2 では図5に示すよう
にCPUユニット11 の書込み完了フラグF1 が1にセ
ットされると、CPUユニット11 の演算用メモリ13
1 の書込み領域X1 の内容が複写されている共有メモリ
7の領域X2 の内容を演算メモリ132 の領域X3 に複
写。この複写後CPUユニット11 の書込み完了フラグ
F1 に0をセットする。Meanwhile when the write completion flag F 1 of the CPU unit 1 1 is set to 1 as shown in FIG. 5, the CPU unit 2, operation memory 13 of the CPU unit 1 1
Copying the contents of the area X 2 of the shared memory 7 1 of the contents of the writing area X 1 is copied into the arithmetic memory 13 and second regions X 3. After this copying, 0 is set to the write completion flag F 1 of the CPU unit 1 1 .
【0014】そしてCPUユニット12 の書込み完了フ
ラグF2 が0にセットされている場合には、CPUユニ
ット12 の演算メモリ132 の書込み領域X4 の内容を
共有メモリ7の領域X5 に複写し、この複写後CPUユ
ニット12 の書込み完了フラグF2 を1にセットする。
このように本実施例のCPUユニット11 、12 は図1
に示すデータ交換用パラメータを設定するだけで、互い
の演算結果が恰も自己の演算メモリ131 、132 に格
納されたように使用することができるのである。[0014] Then when the write completion flag F 2 of the CPU unit 1 2 is set to 0, the contents of the operation memory 13 and second write area X 4 of the CPU unit 1 2 in the region X 5 of the shared memory 7 After copying, the writing completion flag F 2 of the CPU unit 1 2 is set to 1 after the copying.
As described above, the CPU units 1 1 and 1 2 of this embodiment are shown in FIG.
By simply setting the data exchange parameter shown in ( 1) , the calculation results of each other can be used as if they were stored in their own calculation memories 13 1 , 13 2 .
【0015】(実施例2)上記実施例1のデータ交換方
式では毎スキャン、データ交換を自動的に行うことにな
るため、データ交換量が多いと、常時スキャンタイムが
長くなり、データ交換を常時行う必要が無い場合には無
駄が多すぎる場合がある。請求項2記載の発明に対応す
る本実施例はデータ交換専用命令実行のタイミングにの
み、データ交換を行えるようにして上記の無駄を少なく
したものである。(Embodiment 2) In the data exchange system of the above-mentioned Embodiment 1, since every scan and data exchange are automatically performed, if the data exchange amount is large, the scan time is always long and the data exchange is always executed. If there is no need to do it, there may be too much waste. In the present embodiment corresponding to the invention described in claim 2, data waste can be exchanged only at the timing of execution of a data exchange dedicated instruction, thereby reducing the above waste.
【0016】つまり、図6(a)に示す相手CPUユニ
ットの演算メモリへの書込み命令と図6(b)に示す相
手CPUユニットの演算メモリよりの読み出し命令とを
用いてこれら命令を実行することによりデータ交換を行
うのである。ここで書込み命令は実行条件aと、オペコ
ードFNoと、転送元の演算メモリのアドレス指定S1
(自己CPUユニット対象)と、転送ワード数S2と、
転送先(相手CPUユニット対象)の演算メモリの指定
アドレスDとから構成される。That is, these instructions are executed using the write instruction to the arithmetic memory of the partner CPU unit shown in FIG. 6A and the read instruction from the arithmetic memory of the partner CPU unit shown in FIG. 6B. The data is exchanged by. Here, the write instruction is the execution condition a, the operation code FNo, and the address specification S1 of the arithmetic memory of the transfer source.
(For self CPU unit), the number of transfer words S2,
It is composed of the designated address D of the arithmetic memory of the transfer destination (target CPU unit).
【0017】一方読み出し命令は実行条件bと、オペコ
ードFNoと、転送元の演算メモリのアドレス指定S1
(相手CPUユニット対象)と、転送ワード数S2と、
転送先(自己CPUユニット対象)の演算メモリの指定
アドレスDとから構成される。而してCPUユニット1
からCPUユニット2へデータを書き込む場合に当たっ
ては、図7に示すようにCPUユニット1の命令処理部
は書き込み命令の命令条件aがオンとなっていることを
判定すると、自己の演算メモリ131 の指定アドレスS
1からS1+S2−1までのアドレスのデータを共有メ
モリ7に複写する。On the other hand, the read instruction is the execution condition b, the operation code FNo, and the address specification S1 of the arithmetic memory of the transfer source.
(Target CPU unit), transfer word number S2,
It is composed of the designated address D of the arithmetic memory of the transfer destination (target of the own CPU unit). Then CPU unit 1
From In the case of writing data to the CPU unit 2, the instruction processing unit of the CPU unit 1, as shown in FIG. 7 instruction condition a write command it is determined that it is on, the self-operation memory 13 1 Designated address S
Data at addresses 1 to S1 + S2-1 are copied to the shared memory 7.
【0018】そしてCPUユニット12 の演算メモリ1
32 の転送先アドレスDを共有メモリ7にセットし、こ
のセット後CPUユニット11 のセット完了フラグFS
1 を1にセットする。一方転送先のCPUユニット12
のデータ交換処理部では図8に示すようにCPUユニッ
ト11 のセット完了フラグFS1 が1にセットされてい
る場合に共有メモリ7にセットされている転送先アドレ
スDを取り出し、共有メモリ7に複写されているCPU
ユニット11 からの転送データを自己の演算メモリ13
2 のアドレスDからD+S2−1間に複写し、この複写
後CPUユニット11 のセット完了フラグFS1 を0に
セットする。The operation memory 1 of the CPU unit 1 2
The transfer destination address D of 3 2 is set in the shared memory 7, and after this setting, the set completion flag FS of the CPU unit 11 is set.
Set 1 to 1. On the other hand, the transfer destination CPU unit 1 2
8, the transfer destination address D set in the shared memory 7 is taken out and set in the shared memory 7 when the setting completion flag FS 1 of the CPU unit 1 1 is set to 1, as shown in FIG. CPU being copied
Transfer data from the unit 1 1 to its own arithmetic memory 13
A copy is made from the address D of 2 to D + S2-1, and after this copy, the set completion flag FS 1 of the CPU unit 11 is set to 0.
【0019】次にCPUユニット11 からCPUユニッ
ト12 のデータを読み出す場合に当たっては、CPUユ
ニット11 の命令処理部は実行条件bがオンとなってい
ることを判定すると、転送元のCPUユニット12 の演
算メモリ132 のアドレスS1と、転送するワード数S
2を共有メモリ7にセットする。このセット後読み出し
要求フラグFR1 を1にセットする。以後この読み出し
フラグFR1 が0になるまでこの状態を保持する。[0019] Then In the case where the CPU unit 1 1 reads the data of the CPU unit 1 2, the instruction processing unit of the CPU unit 1 1 determines that the execution condition b is ON, the transfer source of the CPU unit Address S1 of operation memory 13 2 of 1 2 and number of words S to be transferred S
2 is set in the shared memory 7. After this setting, the read request flag FR 1 is set to 1. After that, this state is held until the read flag FR 1 becomes 0.
【0020】一方CPUユニット12 のデータ交換処理
部ではCPUユニット11 の読み出し要求フラグFRが
1となると、共有メモリ7にセットされている転送元の
CPUユニット12 の演算メモリ132 のアドレスS1
と、転送するワード数S2を取り出し、この取り出した
データに基づいて演算メモリ132 のアドレスS1から
S+S2−1の間のデータを共有メモリ7に複写し、こ
の複写後 CPUユニット11 の読み出し要求フラグF
R1 を0にセットする。Meanwhile in the data exchange processing section of the CPU unit 1 2 a read request flag FR of the CPU unit 1 1 is 1, the address of the arithmetic memory 13 and second shared memory 7 to the set in which the transfer source of the CPU unit 1 2 S1
And the number of words S2 to be transferred are fetched, the data between the addresses S1 to S + S2-1 of the arithmetic memory 13 2 is copied to the shared memory 7 based on the fetched data, and after this copying, the read request of the CPU unit 11 is issued. Flag F
Set R 1 to 0.
【0021】読み出し要求フラグFR1 が0にセットさ
れると、CPUユニット11 の命令処理部ではCPUユ
ニット21 側より共有メモリ7に複写されたデータを自
己の演算メモリ131 の転送先アドレスDからS2のワ
ード分複写する。このように本実施例では、データ交換
用専用命令によって、データ転送を行うので、常時デー
タ交換を行う必要がなく、スキャンタイムに与える影響
は少ない。[0021] read the request flag FR 1 is set to 0, the destination address of the CPU unit 1 1 of the instruction processing replicated data in the shared memory 7 from the CPU unit 2 1 side of the self-in unit operation memory 13 1 Copy the word from S to S2. As described above, in this embodiment, since the data transfer is performed by the data exchange dedicated instruction, it is not necessary to constantly perform the data exchange, and the influence on the scan time is small.
【0022】尚実施例2におけるハードウェア構成は実
施例1に準ずる。また上記説明はCPUユニット11 で
の書込み命令、読み出し命令の実行について説明した
が、CPUユニット12 においても同じように命令実行
ができるのは言うまでもない。The hardware configuration of the second embodiment is similar to that of the first embodiment. The above description write instruction in the CPU unit 1 1 has described the execution of the read instruction, it is needless to say may be just as instruction execution in the CPU unit 1 2.
【0023】[0023]
【発明の効果】請求項1記載の発明は、ユーザはデータ
リンク用パラメータを設定するだけで、データ交換用の
共有メモリを意識することなく、プログラムレスで両C
PUユニット同士のデータ交換が行え、またCPUユニ
ットは互いの演算結果が恰も自己のメモリに格納された
ように使用することができ、結果プログラム作成が容易
なマルチCPUシステムを構築できるという効果があ
る。According to the first aspect of the present invention, the user only needs to set the parameters for the data link, and does not have to be aware of the shared memory for data exchange.
The PU units can exchange data with each other, and the CPU units can be used as if the calculation results of them were stored in their own memories, thus providing a multi-CPU system in which a result program can be easily created. ..
【0024】また請求項2記載の発明は、データ交換用
専用命令の実行タイミングで共有メモリを意識すること
なくデータ交換が行え、そのため常時データ交換を行う
場合に比べてスキャンタイムに影響を与えることがな
く、またデータ交換用専用命令の実行によってデータ交
換が行えるからプログラム作成が容易なマルチCPUシ
ステムを構築できるという効果がある。Further, in the invention according to claim 2, data can be exchanged at the execution timing of the dedicated instruction for data exchange without being aware of the shared memory, so that the scan time is influenced as compared with the case where data is always exchanged. In addition, there is an advantage that a multi-CPU system in which a program can be easily created can be constructed because data can be exchanged by executing a dedicated instruction for data exchange.
【図1】本発明の実施例1に用いるパラメータの説明図
である。FIG. 1 is an explanatory diagram of parameters used in a first embodiment of the present invention.
【図2】本発明の実施例1のデータ交換の概念を示すメ
モリ構成説明図である。FIG. 2 is a memory configuration explanatory diagram showing the concept of data exchange according to the first embodiment of the present invention.
【図3】本発明に用いるマルチCPUシステムの構成図
である。FIG. 3 is a configuration diagram of a multi-CPU system used in the present invention.
【図4】本発明の実施例1のCPUユニット11 側の動
作説明用フローチャートである。FIG. 4 is a flowchart for explaining the operation on the side of the CPU unit 1 1 according to the first embodiment of the present invention.
【図5】本発明の実施例2のCPUユニット12 側の動
作説明用フローチャートである。FIG. 5 is a flow chart for explaining the operation of the CPU unit 1 2 side according to the second embodiment of the present invention.
【図6】(a)は本発明の実施例2の書き込み命令の説
明図である。(b)は本発明の実施例2の読み出し命令
の説明図である。FIG. 6A is an explanatory diagram of a write command according to the second embodiment of the present invention. FIG. 7B is an explanatory diagram of a read command according to the second embodiment of the present invention.
【図7】本発明の実施例2のデータ書き込み時のCPU
ユニット11 側の動作説明用フローチャートである。FIG. 7 is a CPU when writing data according to the second embodiment of the present invention.
It is an operation explanatory flowchart of the unit 1 1.
【図8】本発明の実施例2のデータ書き込み時のCPU
ユニット12 側の動作説明用フローチャートである。FIG. 8 is a CPU when writing data according to the second embodiment of the present invention.
6 is a flowchart for explaining the operation on the unit 1 2 side.
【図9】本発明の実施例2のデータ読み出し時のCPU
ユニット11 側の動作説明用フローチャートである。FIG. 9 is a CPU for reading data according to the second embodiment of the present invention.
It is an operation explanatory flowchart of the unit 1 1.
【図10】本発明の実施例2のデータ読み出し時のCP
Uユニット12 側の動作説明用フローチャートである。FIG. 10 is a CP when reading data according to the second embodiment of the present invention.
6 is a flowchart for explaining the operation on the U unit 1 2 side.
A CPUユニット11 のワード数 B CPUユニット11 の書き込み先頭アドレス C CPUユニット12 のワード数 D CPUユニット12 の書き込み先頭アドレスA write start address of the CPU unit 1 1 of the write start address of the word number B CPU unit 1 1 C CPU unit 1 number 2 of the word D CPU unit 1 2
Claims (2)
れらCPUユニットがI/Oバスをアクセスする際に使
用権を調停する手段を備えたマルチCPUシステムにお
いて、両CPUユニットの演算データを交換するための
共有メモリを備え、夫々のCPUユニットに設定された
データ交換用パラメータに基づいて、毎スキャン演算デ
ータを共有メモリを介してデータ交換することを特徴と
するマルチCPUシステムのデータ交換方式。1. A multi-CPU system comprising two CPU units and means for arbitrating usage rights when these CPU units access an I / O bus, for exchanging operation data of both CPU units. A data exchange method for a multi-CPU system, comprising a shared memory, wherein each scan operation data is exchanged via the shared memory based on a data exchange parameter set in each CPU unit.
UユニットがI/Oバスをアクセスする際に使用権を調
停する手段を備えたマルチCPUシステムにおいて、両
CPUユニットの演算データを交換するための共有メモ
リを備え、夫々のCPUユニットに設定されたデータ交
換用専用命令のタイミングのみ共有メモリを介してデー
タ交換を行うことを特徴とするマルチCPUシステムの
データ交換方式。2. A CP having two CPU units
In a multi-CPU system having means for arbitrating the right of use when the U unit accesses the I / O bus, a shared memory for exchanging operation data of both CPU units is provided and set in each CPU unit. A data exchange method for a multi-CPU system, wherein data is exchanged via a shared memory only at the timing of a dedicated instruction for data exchange.
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KR1019920012562A KR970001902B1 (en) | 1991-07-15 | 1992-07-15 | Multi-cpu programmable controller |
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Application Number | Priority Date | Filing Date | Title |
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JPH05204866A true JPH05204866A (en) | 1993-08-13 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 1992-01-28 JP JP01251492A patent/JP3314948B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2005215936A (en) * | 2004-01-29 | 2005-08-11 | Keyence Corp | Link setting device of control equipment |
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Publication number | Publication date |
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