JP4455734B2 - 発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、携帯型電子機器等に設けられ、水晶振動子等の圧電振動子を用いた発振回路に関するものである。
【０００２】
【従来の技術】
従来、例えば、携帯型電子機器等に設けられる発振回路では、消費電力を減らして電池の長寿命化を図るために、次のような文献等において種々の提案が行われている。
文献；特開平１０−３２５８８６号公報
【０００３】
図２は、前記文献に記載された従来の発振回路の回路図である。
この発振回路は、水晶振動子及び相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）インバータを用いた回路であり、出力電圧Ｖｏｕｔに同期した制御信号Ｓ１を生成するスイッチ制御回路１を有している。スイッチ制御回路１の出力端子には、制御信号Ｓ１を反転するインバータ２が接続されると共に、該制御信号Ｓ１によってオン／オフ動作するＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３ａのゲートが接続されている。ＰＭＯＳ３ａのソースは、接地電位ＶＳＳに接続され、ドレインがノードＮ１に接続されている。インバータ２の出力端子には、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）３ｂのゲートが接続されている。ＮＭＯＳ３ｂのドレインはノードＮ２に接続され、ソースが負の電源電位Ｖｒｅｇに接続されている。
【０００４】
ノードＮ１とＮ２の間には、ＣＭＯＳインバータ４が接続されている。インバータ４は、ＰＭＯＳ４ａ及びＮＭＯＳ４ｂで構成され、該ＰＭＯＳ４ａのソースがノードＮ１に接続され、該ＰＭＯＳ４ａのドレイン及びＮＭＯＳ４ｂのドレインが出力ノードＮｏｕｔに接続されている。ＮＭＯＳ４ｂのソースはノードＮ２に接続され、該ＰＭＯＳ４ａのゲート及びＮＭＯＳ４ｂのゲートが入力ノードＮｉｎに接続されている。
入力ノードＮｉｎと出力ノードＮｏｕｔとの間には、帰還回路が接続されている。帰還回路は、水晶振動子５、抵抗６、及びコンデンサ７，８により構成され、インバータ４の出力電圧Ｖｏｕｔを位相反転して入力ノードＮｉｎに帰還する回路である。インバータ４は、入力ノードＮｉｎ上の入力電圧Ｖｉｎによりオン／オフ動作して水晶振動子５を励振駆動する機能を有している。
【０００５】
図３は、図２の発振回路の動作を示す電圧波形図である。
図３において、制御信号Ｓ１の周期Ｔのうち、期間Ｔａが“Ｌ”レベル、期間Ｔｂが“Ｈ”レベルである。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔにおいて、ＶｔｐはＰＭＯＳ４ａの閾値電圧、ＶｔｎはＮＭＯＳ４ｂの閾値電圧、ＦＴはフローティング状態である。ＰＭＯＳ４ａの電圧波形において、“Ｈ”レベルはＰＭＯＳ４ａのオン期間、ＣｐはＰＭＯＳ４ａの容量、ＣｐｇｄはＰＭＯＳ４ａのゲート・ドレイン間容量である。ＮＭＯＳ４ｂの電圧波形において、“Ｈ”レベルはＮＭＯＳ４ｂのオン期間、ＣｎはＮＭＯＳ４ｂの容量、ＣｎｇｄはＮＭＯＳ４ｂのゲート・ドレイン間容量である。ＮＳはノイズである。出力ノードＮｏｕｔから見た容量の波形は、ＰＭＯＳ４ａ及びＮＭＯＳ４ｂの電圧波形を重ね合わせた波形となる。Ｃｄは、出力ノードＮｏｕｔから見たＰＭＯＳ４ａ及びＮＭＯＳ４ｂのドレイン容量である。
【０００６】
以下、図３を参照しつつ、図２の発振回路の動作を説明する。
出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期して、スイッチ制御回路１から制御信号Ｓ１が出力される。制御信号Ｓ１は、周期Ｔのうち期間Ｔａが“Ｌ”レベル、期間Ｔｂが“Ｈ”レベルとなる。制御信号Ｓ１の“Ｌ”レベルの期間Ｔａのときに、ＰＭＯＳ３ａがオン状態になると共に、該制御信号Ｓ１がインバータ２で反転され、この“Ｈ”レベルの信号によってＮＭＯＳ３ｂがオン状態となる。ＰＭＯＳ３ａ及びＮＭＯＳ３ｂがオン状態になると、インバータ４に電力が供給される。制御信号Ｓ１が期間Ｔｂにおいて“Ｈ”レベルになると、ＰＭＯＳ３ａ及びＮＭＯＳ３ｂがオフ状態となり、インバータ４への電力供給が停止される。
【０００７】
制御信号Ｓ１の期間Ｔａにおけるインバータ４への電力供給時において、入力ノードＮｉｎの入力電圧ＶｉｎがＮＭＯＳ４ｂの閾値電圧Ｖｔｎ以上になると、該ＮＭＯＳ４ｂがオン状態となり、ＮＭＯＳ３ｂ，４ｂを介して出力ノードＮｏｕｔが負の電源電位Ｖｒｅｇへと引き下げられていく。また、入力ノードＮｉｎの入力電圧ＶｉｎがＰＭＯＳ４ａの閾値電圧Ｖｔｐ以下になると、該ＰＭＯＳ４ａがオン状態となり、ＰＭＯＳ３ａ，４ａを介して出力ノードＮｏｕｔが接地電位ＶＳＳへと引き上げられていく。出力ノードＮｏｕｔの出力電圧Ｖｏｕｔにより、水晶振動子５が励振駆動される。この水晶振動子５、抵抗６、及びコンデンサ７，８からなる帰還回路により、出力電圧Ｖｏｕｔが位相反転されて入力ノードＮｉｎへ帰還される。
【０００８】
制御信号Ｓ１の期間Ｔｂにおけるインバータ４への電力供給停止時においては、水晶振動子５の慣性（自由振動）により、発振回路が発振を継続する。このため、入力ノードＮｉｎ及び出力ノードＮｏｕｔに図３のような波形の入力電圧Ｖｉｎ、及びこの反転波形の出力電圧Ｖｏｕｔが現れる。入力電圧ＶｉｎがＮＭＯＳ４ｂの閾値電圧Ｖｔｎを越えると該ＮＭＯＳ４ｂがオン状態となって水晶振動子５が励振駆動される。また、入力電圧ＶｉｎがＰＭＯＳ４ａの閾値電圧Ｖｔｐ以下になると、該ＰＭＯＳ４ａがオン状態となり、水晶振動子５が励振駆動される。
このように、出力電圧Ｖｏｕｔに同期してスイッチ制御回路１から制御信号Ｓ１を出力し、この制御信号Ｓ１によってＰＭＯＳ３ａ及びＮＭＯＳ３ｂをオン／オフ動作させ、インバータ４への電力供給を断続的に行うことにより、発振時の消費電力を減少できる。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の図２の発振回路では、電力消費量を減らすためにＰＭＯＳ３ａ及びＮＭＯＳ３ｂをオン／オフ動作させているので、このＰＭＯＳ３ａ及びＮＭＯＳ３ｂがオフ状態のとき、ＰＭＯＳ４ａ及びＮＭＯＳ４ｂが接地電位ＶＳＳ及び負の電源電位Ｖｒｅｇから切り離され、ＰＭＯＳ４ａ及びＮＭＯＳ４ｂのソース側ノードＮ１，Ｎ２がフローティング状態になると、例えば図３に示すようにノードＮ１に外部からのノイズＮＳが飛び込むと、ＰＭＯＳ３ａ及びＮＭＯＳ３ｂのオフ時において、水晶振動子５の出力ノードＮｏｕｔ側から見た負荷容量が変化するので、該水晶振動子５の発振周波数、位相あるいは振幅が変動するといった課題があった。
本発明は、前記従来技術の持つ課題を解決し、電力消費量が少なく、発振動作が安定しており、かつ小型の発振回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、発振回路において、入力ノードと出力信号を出力する出力ノードとの間に接続された圧電振動子を有し、該出力ノードから出力される出力信号を位相反転して該入力ノードへ帰還する帰還回路と、第１のノードと第２のノードとの間に接続され、電源電位が印加されると、該第１のノード上の信号を反転増幅して該第２のノードへ出力し、前記圧電振動子を励振駆動する信号反転増幅回路と、前記入力ノードと前記第１のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第１のノードとを接続し、オフ状態のときに該入力ノードと該第１のノードとを遮断する第１のスイッチ手段と、前記第２のノードと前記出力ノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が該第２のノードへ伝搬するまでの伝搬遅延時間の経過後に、オン状態となって該第２のノードと該出力ノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該第２のノードと該出力ノードとを遮断する第２のスイッチ手段と、を備えている。
【００１５】
これにより、第１の制御信号により、第１のスイッチ手段がオン／オフ動作し、さらに第１の制御信号に同期した第２の制御信号により、第２のスイッチ手段がオン／オフ動作する。この際、第１のスイッチ手段によって入力ノードと第１のノードが接続された後、第２のスイッチ手段によって第２のノードと出力ノードが接続され、信号反転増幅回路が動作状態になる。また、第２のスイッチ手段によって第２のノードと出力ノードが遮断された後、第１のスイッチ手段によって入力ノードと第１のノードが遮断され、信号反転増幅回路が非動作状態になる。このように、信号反転増幅回路を間欠的に動作状態にさせても、発振回路は安定した発振を継続する。
【００１６】
第２の発明は、発振回路において、入力ノードと出力信号を出力する出力ノードとの間に接続された圧電振動子を有し、該出力ノードから出力される出力信号を位相反転して該入力ノードへ帰還する帰還回路と、第１の電源電位と第１のノードとの間に接続され、該第１のノードへ一定の電源電流を供給する電流供給回路と、前記第１の電源電位と異なる第２の電源電位と前記第１のノードとの間に接続され、第２のノード上の信号によりオン／オフ動作して前記圧電振動子を励振駆動するスイッチング素子と、前記入力ノードと前記第２のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第２のノードとを接続し、オフ状態のときに該入力ノードと該第２のノードとを遮断する第１のスイッチ手段と、前記第１のノードと前記出力ノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が該第１のノードへ伝搬するまでの伝搬遅延時間の経過後に、オン状態となって該第１のノードと該出力ノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該第１のノードと該出力ノードとを遮断する第２のスイッチ手段と、を備えている。
【００１７】
これにより、第１のスイッチ手段によって入力ノードと第２のノードが接続された後、第２のスイッチ手段によって第１のノードと出力ノードが接続され、電流供給回路から供給される電源電流によってスイッチング素子が動作状態になる。また、第２のスイッチ手段によって第１のノードと出力ノードが遮断された後、第１のスイッチ手段によって入力ノードと第２のノードが遮断され、スイッチング素子が非動作状態になる。このように、スイッチング素子を間欠動作させても、発振回路は安定した発振を継続する。
【００１８】
第３の発明は、発振回路において、入力ノードと電位の異なる第１及び第２の電源電位のうちの第２の電源電位との間に接続された圧電振動子及び第１のコンデンサと、前記入力ノードと前記第２の電源電位との間に接続れ、前記圧電振動子及び前記第１のコンデンサの両端の信号を分圧する第２及び第３のコンデンサと、出力ノードと第１のノードとの間に接続され、第２のノードと該第１のノードとの電位差に応じた増幅率で該第２のノード上の信号を増幅して該出力ノードから出力信号を出力する帰還増幅器と、前記入力ノードと前記第２のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第２のノードとを接続し、オフ状態のときに該入力ノードと該第２のノードとを遮断する第１のスイッチ手段と、前記第２及び第３のコンデンサの接続点と前記第１のノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が前記帰還増幅器で増幅されて前記出力ノードから前記出力信号が出力されるまでの遅延時間の経過後に、オン状態となって該接続点と該第１のノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該接続点と該第１のノードとを遮断する第２のスイッチ手段と、を備えている。
【００１９】
これにより、第１のスイッチ手段によって入力ノードと第２のノードが接続された後、第２のスイッチ手段によって第１及び第２のコンデンサの接続点と第１のノードとが接続され、帰還増幅器が動作状態になる。また、第２のスイッチ手段によって接続点と第１のノードが遮断された後、第１のスイッチ手段によって入力ノードと第２のノードが遮断され、帰還増幅器が非動作状態になる。このように帰還増幅器を間欠動作させても、圧電振動子の自由振動によって発振回路は安定した発振を継続する。
【００２０】
第４の発明は、第１〜第３の発明のうちのいずれか１つの発明の出力ノードに接続され、該出力ノードから出力される出力信号を所定の分周比で分周する分周回路を設けている。これにより、圧電振動子として、例えば外形形状の小さな高周波用振動子を用いた場合、この圧電振動子から出力される高周波出力信号を分周回路で低周波信号に分周すれば、圧電振動子を含めた発振回路の小型化が図れる。
【００２１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＣＭＯＳインバータを用いた発振回路の回路図である。
この発振回路は、出力ノードＮｏｕｔから出力される出力信号（例えば、出力電圧）Ｖｏｕｔに同期した第１の制御信号Ｓ１１を生成するスイッチ制御回路１１を有している。スイッチ制御回路１１の出力端子には、第１の制御信号Ｓ１１を反転して第２の制御信号Ｓ１２を出力するインバータ１２が接続されている。第１の電源電位（例えば、正の電源電位）ＶＤＤには第１のスイッチング素子（例えば、ＰＭＯＳ）１３ａのソースが接続され、このドレインが第１のノードＮ１１に接続され、ゲートが入力ノードＮｉｎに接続されている。入力電圧Ｖｉｎを入力する入力ノードＮｉｎには、第２のスイッチング素子（例えば、ＮＭＯＳ）１３ｂのゲートが接続され、このドレインが第２のノードＮ１２に接続され、ソースが第２の電源電位（例えば、接地電位）ＶＳＳに接続されている。このＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂにより、信号反転増幅回路（例えば、ＣＭＯＳインバータ）が構成されている。
【００２２】
ノードＮ１１には第１のスイッチ手段（例えば、ＰＭＯＳ）１４ａのソースが接続され、このドレインが出力ノードＮｏｕｔに接続され、ゲートがスイッチ制御回路１１の出力端子に接続されている。出力ノードＮｏｕｔには第２のスイッチ手段（例えば、ＮＭＯＳ）１４ｂのドレインが接続され、このソースがノードＮ１２に接続され、ゲートがインバータ１２の出力端子に接続されている。
入力ノードＮｉｎと出力ノードＮｏｕｔの間には、帰還回路が接続されている。帰還回路は、圧電振動子（例えば、水晶振動子）１５、抵抗１６、及びコンデンサ１７，１８より構成され、出力電圧Ｖｏｕｔを位相反転して入力ノードＮｉｎへ帰還する回路である。
【００２３】
出力ノードＮｏｕｔには、必要に応じて分周回路１９が接続される。分周回路１９は、例えば、発振回路の小型化及び軽量化のために水晶振動子１５として外形形状の小さな高周波振動子（例えば、２０ＭＨｚ〜４０ＭＨｚ帯）のものを用いた場合、所望の分周比で分周して低周波出力電圧（例えば、１０〜２０ＭＨｚ帯）を得るために使用される。なお、水晶振動子１５として低周波用のものを用いた場合、分周回路１９は不要である。
【００２４】
次に、図１の発振回路の動作を説明する。
出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期してスイッチ制御回路１１から制御信号Ｓ１１が出力される。制御信号Ｓ１１は、図３の制御信号Ｓ１と同様に、周期Ｔにおいて期間Ｔａで“Ｌ”レベル、期間Ｔｂで“Ｈ”レベルとなる。
制御信号Ｓ１１の“Ｌ”レベルの期間Ｔａでは、ＰＭＯＳ１４ａがオン状態になると共に、該制御信号Ｓ１１がインバータ１２で反転され、この反転信号によってＮＭＯＳ１４ｂがオン状態になる。ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオン状態になると、水晶振動子１５を駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂに電力が供給される。
【００２５】
入力ノードＮｉｎ上の入力電圧Ｖｉｎが“Ｌ”レベルのときには、ＰＭＯＳ１３ａがオン状態、ＮＭＯＳ１３ｂがオフ状態となる。ＰＭＯＳ１３ａがオン状態になると、このＰＭＯＳ１３ａ及び１４ａを通して出力ノードＮｏｕｔが電源電位ＶＤＤへ引き上げられ、水晶振動子１５が励振駆動される。また、入力ノードＮｉｎ上の入力電圧Ｖｉｎが“Ｈ”レベルのときには、ＰＭＯＳ１３ａがオフ状態、ＮＭＯＳ１３ｂがオン状態となる。このＮＭＯＳ１３ｂ及び１４ｂを通して出力ノードＮｏｕｔが接地電位ＶＳＳに引き下げられ、水晶振動子１５が励振駆動される。これにより、出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔが、水晶振動子１５、抵抗１６、及びコンデンサ１７，１８からなる帰還回路により、位相反転されて入力ノードＮｉｎへ帰還される。
【００２６】
次に、制御信号Ｓ１１の“Ｈ”レベルの期間Ｔｂでは、ＰＭＯＳ１４ａがオフ状態になると共に、該制御信号Ｓ１１がインバータ１２で反転され、この反転信号によってＮＭＯＳ１４ｂもオフ状態になる。ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオフ状態になると、水晶振動子１５を駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂへの電力供給が停止される。
【００２７】
この電力供給停止時においても、水晶振動子１５は自由振動によって発振するので、入力ノードＮｉｎ及び出力ノードＮｏｕｔには図３に示すような電圧波形が現れる。入力ノードＮｉｎ上の入力電圧ＶｉｎがＮＭＯＳ１３ｂの閾値電圧Ｖｔｎ以上になると、このＮＭＯＳ１３ｂがオン状態になり、ノードＮ１２が接地電位ＶＳＳに引き下げられる。また、入力ノードＮｉｎ上の入力電圧ＶｉｎがＰＭＯＳ１３ａの閾値電圧Ｖｔｐ以下になると、このＰＭＯＳ１３ａがオン状態になり、ノードＮ１１が電源電位ＶＤＤに引き上げられる。このように、ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオフ状態になってＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂへの電力供給が停止しても、水晶振動子１５の自由振動により、発振回路は発振を継続する。
出力ノードＮｏｕｔに分周回路１９が接続されている場合には、該出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔがこの分周回路１９で分周され、低周波の発振出力電圧が出力されることになる。
【００２８】
この第１の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
（ａ） 電力供給停止時において、ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオフ状態になるため、外部ノイズの影響を受けない。従って、水晶振動子１５の出力ノードＮｏｕｔ側から見た負荷容量が変化しない。この結果、発振周波数や位相及び振幅が変動しない。よって、少ない電力消費量で安定した発振動作が行われる。
【００２９】
（ｂ） 例えば、水晶振動子１５として外形形状の小さな高周波振動子を用い、出力ノードＮｏｕｔに分周回路１９を接続した場合、該出力ノードＮｏｕｔから出力される高周波出力電圧Ｖｏｕｔを該分周回路１９で分周して所望の低周波出力電圧を出力することができる。これにより、発振回路の小型化及び軽量化が可能になる。
【００３０】
（ｃ） 制御信号Ｓ１１は出力電圧Ｖｏｕｔに同期してスイッチ制御回路１１から出力するようにしたが、この制御信号Ｓ１１は出力電圧Ｖｏｕｔに非同期であっても、前記（ａ）及び（ｂ）とほぼ同様の効果が得られる。また、スイッチ制御回路１１を省略し、外部においてクロック信号等から生成された制御信号Ｓ１１（これは出力電圧Ｖｏｕｔに同期した信号、あるいは非同期の信号）を用いれば、回路構成を簡略化できる。
【００３１】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＮＭＯＳインバータを用いた発振回路の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この発振回路では、図１のＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂに代えて、電力供給制御用のスイッチ手段（例えば、ＮＭＯＳ）２５を設け、図１のＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂに代えて、水晶振動子１５を駆動するためのスイッチング素子（例えば、ＮＭＯＳ）２６を設け、さらに電源電位ＶＤＤと入力ノードＮｉｎとの間に電流供給回路を接続している。
【００３２】
電流供給回路は、出力電圧Ｖｏｕｔに同期してスイッチ制御回路１１Ａから出力される制御信号Ｓ１１ａによりオン／オフ動作し、オン状態のときに該入力ノードＮｉｎへ一定の電源電流を供給し、オフ状態のときに該電源電流の供給を停止する回路であり、ＰＭＯＳ２１，２３，２４及び定電流源２２により構成されている。ＰＭＯＳ２１のソースは電源電位ＶＤＤに接続され、このドレイン及びゲートが定電流源２２を介して接地電位ＶＳＳに接続されている。ＰＭＯＳ２１のゲートには、負荷用ＰＭＯＳ２３のゲートが接続され、このＰＭＯＳ２３のソースが電源電位ＶＤＤに接続され、ドレインが入力ノードＮｉｎに接続されている。ＰＭＯＳ２１及び２３のゲートと電源電位ＶＤＤとの間には、ＰＭＯＳ２４のソース及びドレインが接続され、このＰＭＯＳ２４のゲートがスイッチ制御回路１１Ａの出力端子に接続されている。
【００３３】
入力ノードＮｉｎと出力ノードＮｏｕｔとの間には、水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路が接続されている。入力ノードＮｉｎと駆動ノードＮ２１との間には、電力供給制御用のスイッチ手段（例えば、ＮＭＯＳ）２５のソース及びドレインが接続され、このゲートがスイッチ制御回路１１Ａの出力端子に接続されている。駆動ノードＮ２１と接地電位ＶＳＳとの間には、水晶振動子１５を励振駆動するスイッチング素子（例えば、ＮＭＯＳ）２６のソース及びドレインが接続され、このゲートが出力ノードＮｏｕｔに接続されている。さらに、出力ノードＮｏｕｔには、駆動用のインバータ２７が接続されている。
【００３４】
次に、図４の発振回路の動作を説明する。
出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期して、スイッチ制御回路１１Ａから制御信号Ｓ１１ａが出力される。この制御信号Ｓ１１ａが“Ｈ”レベルのときには、ＰＭＯＳ２４がオフ状態になり、ＰＭＯＳ２１及び２３のゲートが“Ｌ”レベルに引き下げられ、このＰＭＯＳ２１，２３がオン状態になる。ＰＭＯＳ２１及び２３はカレントミラー回路を構成しているので、定電流源２２によってＰＭＯＳ２１のソース及びドレインに一定の電源電流が流れると、これに対応した電源電流がＰＭＯＳ２３のソース及びドレインに流れる。制御信号Ｓ１１ａが“Ｈ”レベルのため、ＮＭＯＳ２５がオン状態になっており、入力ノードＮｉｎに供給された電源電流がＮＭＯＳ２６へ供給され、電力供給状態になる。
【００３５】
出力ノードＮｏｕｔ上の出力電圧Ｖｏｕｔが“Ｈ”レベルのときにはＮＭＯＳ２６がオン状態、“Ｌ”レベルのときにはオフ状態となり、このＮＭＯＳ２６によって水晶振動子１５が励振駆動される。出力ノードＮｏｕｔ上の出力電圧Ｖｏｕｔは、水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路により、位相反転されて入力ノードＮｉｎへ帰還される。
【００３６】
また、スイッチ制御回路１１Ａから出力される制御信号Ｓ１１ａが“Ｌ”レベルになると、ＰＭＯＳ２４がオン状態になり、ＰＭＯＳ２１，２３のゲートが“Ｈ”レベルに引き上げられるため、このＰＭＯＳ２１，２３がオフ状態になる。さらに、制御信号Ｓ１１ａの“Ｌ”レベルによってＮＭＯＳ２５もオフ状態になり、ＮＭＯＳ２６への電力供給が停止される。この電力供給停止時においても、水晶振動子１５が自由振動するため、発振回路は安定した発振を継続する。これにより、出力ノードＮｏｕｔから発振出力電圧Ｖｏｕｔが出力されるので、これがインバータ２７で駆動されて出力される。
この第２の実施形態では、第１の実施形態の効果（ａ）及び（ｂ）とほぼ同様の効果がある。また、制御信号Ｓ１１ａは、出力電圧Ｖｏｕｔに非同期であってもよく、あるいはスイッチ制御回路１１Ａを省略して外部から供給される構成にしてもよく、これによって第１の実施形態の効果（ｃ）と同様の効果が得られる。
【００３７】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すＣＭＯＳインバータを用いた発振回路の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
第１の実施形態を示す図１の発振回路では、水晶振動子１５を励振駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂからなるＣＭＯＳインバータに対し、ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂをオン／オフ動作させてそのＣＭＯＳインバータに間欠的に電力を供給することにより、電力消費量を減らしている。これに対し、この第３の実施形態では、水晶振動子１５を励振駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂからなるＣＭＯＳインバータ１３に対する電力供給は制御せずに、このＣＭＯＳインバータの入出力側をオン／オフ動作させることによって該ＣＭＯＳインバータ１３を間欠動作させ、電力消費量を減らすようにしている。
【００３８】
この発振回路では、入力ノードＮｉｎと出力ノードＮｏｕｔとの間に、水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路が接続されている。入力ノードＮｉｎと第１のノードＮ３１との間には、電界効果トランジスタ（以下「ＦＥＴ」という。）等の第１のスイッチ手段３１が接続されている。スイッチ手段３１は、出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期したあるいは非同期の第１の制御信号Ｓ２１に基づき、接点３１ａ及び３１ｃ間と接点３１ｂ及び３１ｃ間とを切り換え接続する回路である。接点３１ｂは、固定電位（例えば、正の電源電位ＶＤＤ又は接地電位ＶＳＳ）に接続されている。
【００３９】
第１のノードＮ３１と第２のノードＮ３２との間には、信号反転増幅回路（例えば、ＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂからなるＣＭＯＳインバータ１３）が接続され、このＰＭＯＳ１３ａのソースが第１の電源電位（例えば、正の電源電位）ＶＤＤに接続され、ＮＭＯＳ１３ｂのソースが第２の電源電位（例えば、接地電位）ＶＳＳに接続されている。第２のノードＮ３２と出力ノードＮｏｕｔとの間には、ＦＥＴ等の第２のスイッチ手段３２が接続されている。スイッチ手段３２は、出力電圧Ｖｏｕｔに同期したあるいは非同期の第２の制御信号Ｓ２２によりオン／オフ動作する回路である。
【００４０】
入力ノードＮｉｎと接地電位ＶＳＳとの間には、ＦＥＴ等の第３のスイッチ手段３３及びコンデンサ３４が直列に接続されている。スイッチ手段３３は、出力電圧Ｖｏｕｔに同期したあるいは非同期の第３の制御信号Ｓ２３によりオン／オフ動作する回路である。さらに、出力ノードＮｏｕｔには、出力電圧Ｖｏｕｔを駆動するためのインバータ３５が接続されている。
【００４１】
図６は、図５の発振回路の動作を示す電圧波形図である。以下、この図６を参照しつつ、図５の動作を説明する。
インバータ１３を動作状態にする場合、時刻ｔ１において、制御信号Ｓ２１によりスイッチ手段３１の接点３１ｂ及び３１ｃ間をオフ状態にし、固定電位（例えば、電源電位ＶＤＤ）から切り離す。次に、時刻ｔ２において、制御信号Ｓ２１によりスイッチ手段３１の接点３１ａ及び３１ｃ間をオン状態にすると共に、制御信号Ｓ２３によりスイッチ手段３３もオン状態にする。スイッチ手段３１の接点３１ａ及び３１ｃ間がオン状態になってから、入力ノードＮｉｎ上の入力電圧Ｖｉｎが第２のノードＮ３２へ伝搬するまでの伝搬遅延時間Δｔの経過後の時刻ｔ３において、制御信号Ｓ２２によりスイッチ手段３２をオン状態にする。これにより、入力ノードＮｉｎと出力ノードＮｏｕｔの間にインバータ１３が電気的に接続されると共に、該入力ノードＮｉｎにコンデンサ３４が接続される。
【００４２】
入力ノードＮｉｎ上の入力電圧Ｖｉｎが“Ｈ”レベルのときには、ＮＭＯＳ１３ｂがオン状態になり、出力ノードＮｏｕｔが接地電位ＶＳＳに引き下げられる。また、入力電圧Ｖｉｎが“Ｌ”レベルのときには、ＰＭＯＳ１３ａがオン状態になり、出力ノードＮｏｕｔが電源電位ＶＤＤに引き上げられる。これにより、水晶振動子１５が励振駆動され、この水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路により、出力ノードＮｏｕｔ上の出力電圧Ｖｏｕｔが位相反転されて入力ノードＮｉｎへ帰還される。
【００４３】
インバータ１３を非動作状態にする場合、時刻ｔ４において、制御信号Ｓ２２によりスイッチ手段３２をオフ状態にした後、時刻ｔ５において、制御信号Ｓ２１によりスイッチ手段３１の接点３１ａ及び３１ｃ間をオフ状態にすると共に、制御信号Ｓ２３によりスイッチ手段３３をオフ状態にする。その後、時刻ｔ６において、制御信号Ｓ２１によりスイッチ手段３１の接点３１ｂ及び３１ｃをオン状態にし、ノードＮ３１を電源電位ＶＤＤに固定する。これにより、インバータ１３は動作を停止するが、水晶振動子１５の自由振動によって発振回路は発振を継続する。出力ノードＮｏｕｔから出力された出力電圧Ｖｏｕｔは、バッファ３５で駆動されて出力される。
【００４４】
この第３の実施形態では、次の（ｉ）、（ii）のような効果がある。
（ｉ） インバータ１３の入力側及び出力側のスイッチ手段３１，３２をオン／オフ動作させ、該インバータ１３を間欠動作させるようにしたので、電力消費量を減らすことができる。特に、インバータ１３を動作状態にするときには、入力側スイッチ手段３１をオン状態にした後に出力側のスイッチ手段３２をオン状態にし、該インバータ１３を非動作状態にするときには、出力側のスイッチ手段３２をオフ状態にした後に入力側のスイッチ手段３１をオフ状態にしている。また、スイッチ手段３１の接点３１ａ及び３１ｃ間とスイッチ手段３３とを同時にオン／オフ動作させている。これにより、インバータ１３の動作状態と非動作状態の切り換え時に、水晶振動子１５の出力ノードＮｏｕｔ側から見た負荷容量の変動が抑制されると共に、該水晶振動子１５の自由振動が抑制されないので、該水晶振動子１５の発振が停止したり、あるいは発振周波数や位相及び振幅が変動することなく、安定した発振動作が行われる。
（ii） 第１の実施形態の効果（ｂ）とほぼ同様に、例えば、水晶振動子１５として外形形状の小さな高周波振動子を用い、高周波出力電圧Ｖｏｕｔを分周回路１９で分周して低周波出力電圧にすれば、発振回路の小型化及び軽量化が可能になる。
【００４５】
（第４の実施形態）
図７は、本発明の第４の実施形態を示すＮＭＯＳインバータを用いた発振回路の回路図であり、第３の実施形態を示す図５中の要素と共通の要素には共通の符号が付されている。
この発振回路では、図５のＣＭＯＳインバータ１３に代えて、スイッチング素子（例えば、ＮＭＯＳ）４４を設けると共に、このＮＭＯＳ４４に電源電流を供給するための電流供給回路を設けている。
【００４６】
即ち、この発振回路は、入力ノードＮｉｎと出力ノードＮｏｕｔとの間に、水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路が接続されている。入力ノードＮｉｎには、第３のスイッチ手段３３を介してコンデンサ３４が接地電位ＶＳＳに接続されている。さらに、入力ノードＮｉｎと第２のノードＮ４２との間に、第１のスイッチ手段３１が接続されている。スイッチ手段３１は、接点３１ａ及び３１ｃ間と接点３１ｂ及び３１ｃ間とを切り換え接続する回路であり、該接点３１ａが入力ノードＮｉｎに接続され、接点３１ｂが固定電位（例えば、接地電位ＶＳＳ）に接続され、接点３１ｃが第２のノードＮ４２に接続されている。
【００４７】
第１の電源電位（例えば、正の電源電位）ＶＤＤと第１のノードＮ４１との間には、電流供給回路が接続されている。電流供給回路は、第１のノードＮ４１へ一定の電源電流を供給する回路であり、ＰＭＯＳ４１，４３及び定電流源４２より構成されている。ＰＭＯＳ４１及び４３のソースは、電源電位ＶＤＤに接続されている。ＰＭＯＳ４１及び４３のゲートは共通接続され、さらに該ＰＭＯＳ４１のドレインに接続されている。ＰＭＯＳ４１のドレインは、定電流源４２を介して接地電位ＶＳＳに接続されている。第１のノードＮ４１と第２の電源電位（例えば、接地電位ＶＳＳ）との間には、スイッチング素子（例えば、ＮＭＯＳ）４４のソース及びドレインが接続され、このゲートが第２のノードＮ４２に接続されている。
【００４８】
図７の発振回路では、ＰＭＯＳ４１及び４３によってカレントミラー回路が構成され、定電流源４２により該ＰＭＯＳ４１のソース及びドレインに一定の電源電流が流れると、この電源電流に対応した電源電流がＰＭＯＳ４３のソース及びドレインに流れ、第１のノードＮ４１へ供給される。これにより、ＮＭＯＳ４４が動作状態になり、このＮＭＯＳ４４のスイッチング動作によって水晶振動子１５が励振駆動される。
【００４９】
この発振回路は、第３の実施形態を示す図５の発振回路とほぼ同様の動作をする。即ち、入力ノードＮｉｎ側のスイッチ手段３１，３３と出力ノードＮｏｕｔ側のスイッチング手段３２とをオン／オフさせてＮＭＯＳ４４を間欠動作させることにより、電力消費量を減らしている。特に、ＮＭＯＳ４４を動作状態にするときには、入力ノードＮｉｎ側のスイッチ手段３１，３３をオン状態にした後、出力ノードＮｏｕｔ側のスイッチ手段３２をオン状態にし、該ＮＭＯＳ４４を非動作状態にするときには、出力ノードＮｏｕｔ側のスイッチ手段３２をオフ状態にした後、入力ノードＮｉｎ側のスイッチ手段３１，３３をオフ状態にする。
これにより、第３の実施形態の効果（ｉ）とほぼ同様の効果が得られる。さらに、例えば、水晶振動子１５として外形形状の小さな高周波振動子を用い、出力ノードＮｏｕｔに分周回路を接続することにより、第３の実施形態の効果（ii）と同様の効果が得られる。
【００５０】
（第５の実施形態）
図８（ａ）、（ｂ）は本発明の第５の実施形態を示すコルピッツ型発振回路の回路図であり、同図（ａ）は全体の回路図、及び同図（ｂ）は電源投入直後のトランジスタ（以下「Ｔｒ」という。）の動作する前の等価回路図である。
この発振回路は、第３の実施形態を示す図５の発振回路と同一原理に基づく回路であり、入力ノードＮｉｎと第２の電源電位（例えば、接地電位）ＶＳＳとの間に、圧電振動子（例えば、水晶振動子）５１及び可変型の第１のコンデンサ５２が直列に接続されている。入力ノードＮｉｎには、分圧用の第２のコンデンサ５３を介して接続点Ｎ５１が接続され、この接続点Ｎ５１が分圧用の第３のコンデンサ５４を介して接地電位ＶＳＳに接続されている。
【００５１】
発振回路には、帰還増幅器（例えば、ＮＰＮ型Ｔｒ）５５が設けられ、このＴｒ５５のエミッタ側の第１のノードＮ５２が、抵抗５６を介して接地電位ＶＳＳに接続されている。Ｔｒ５５のコレクタ側の出力ノードＮｏｕｔは、抵抗５７を介して第１の電源電位（例えば、正の電源電位）ＶＤＤに接続されると共に、直流遮断用のコンデンサ５８に接続されている。
Ｔｒ５５のベースと入力ノードＮｉｎとの間には、Ｔｒ等の第１のスイッチ手段５９が接続されている。スイッチ手段５９は、入力ノードＮｉｎに接続された接点５９ａ、固定電位（例えば、接地電位ＶＳＳ）に接続された接点５９ｂ、及びＴｒ５５のベース側の第２のノードＮ５３に接続された接点５９ｃを有し、出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期したあるいは非同期の制御信号により、接点５９ａ及び５９ｃ間と接点５９ｂ及び５９ｃ間とを切り換え接続する回路である。分圧用のコンデンサ５３及び５４間の接続点Ｎ５１と、第１のノードＮ５２との間には、出力電圧Ｖｏｕｔに同期したあるいは非同期の制御信号により、オン／オフ動作するＴｒ等の第２のスイッチ手段６０が接続されている。
【００５２】
入力ノードＮｉｎと接地電位ＶＳＳとの間には、Ｔｒ等のスイッチ手段６１及び抵抗６２が直列に接続されている。入力ノードＮｉｎと固定電位（例えば、正の電源電位ＶＤＤ又は接地電位ＶＳＳ）との間には、Ｔｒ等のスイッチ手段６３及び抵抗６４の直列回路と、Ｔｒ等の第３のスイッチ手段６５及びコンデンサ６６の直列回路とが接続されている。スイッチ手段６１，６３，６５は、出力電圧Ｖｏｕｔに同期したあるいは非同期の制御信号により、オン／オフ動作する回路である。
【００５３】
図９は、図８の発振回路の動作を示す電圧波形図である。以下、この図９を参照しつつ、図８の動作を説明する。
スイッチ手段５９の接点５９ｂ及び５９ｃ間をオン状態にしてノードＮ５３を接地電位ＶＳＳにしておき、時刻ｔ１において、該接点５９ｂ及び５９ｃ間をオフ状態にすると共に、スイッチ手段６１及び６３をオフ状態にする。次に、時刻ｔ２において、スイッチ手段５９の接点５９ａ及び５９ｃ間をオン状態にすると共に、スイッチ手段６５をオン状態にする。スイッチ手段５９の接点５９ａ及び５９ｃ間がオン状態になってから、入力ノードＮｉｎ上の入力電圧ＶｉｎがＴｒ５５で増幅されて出力ノードＮｏｕｔから出力電圧Ｖｏｕｔが出力されるまでの遅延時間Δｔの経過後の時刻ｔ３において、スイッチ手段６０をオン状態にする。すると、水晶振動子５１及びコンデンサ５２の両端の電圧が、コンデンサ５３及び５４によって分圧される。
【００５４】
コンデンサ５３の両端の電圧がＴｒ５５のベース及びエミッタ間に印加され、このベース及びエミッタ間に電流が流れる。これにより、入力ノードＮｉｎ上の入力電圧ＶｉｎがＴｒ５５で増幅される。出力ノードＮｏｕｔ上の出力電圧Ｖｏｕｔにより、水晶振動子５１が励振駆動され、発振回路が発振する。
時刻ｔ４になると、スイッチ手段６０がオフ状態になり、次に時刻ｔ５において、スイッチ手段５９の接点５９ａ及び５９ｃ間がオフ状態になると共に、スイッチ手段６５がオフ状態になる。その後、時刻ｔ６において、スイッチ手段５９の接点５９ｂ及び５９ｃ間がオン状態になってノードＮ５３が接地電位ＶＳＳに固定されると共に、スイッチ手段６１及び６３がオン状態になって抵抗６２及び６４が入力ノードＮｉｎに接続される。これにより、Ｔｒ５５は増幅動作を停止するが、水晶振動子５１の自由振動によって発振回路が発振を継続する。
従って、第３の実施形態の効果（ｉ）及び（ii）とほぼ同様の効果が得られる。
【００５５】
（第６の実施形態）
図１０は、本発明の第６の実施形態を示すＦＥＴを用いたコルピッツ型発振回路の回路図であり、第５の実施形態を示す図８中の要素と共通の要素には共通の符号が付されている。
この発振回路では、図８のＴｒ５５に代えて、ＦＥＴで構成される帰還増幅器７０が設けられている。帰還増幅器７０は、ＮＭＯＳ７１，７２及び抵抗７３を有し、このＮＭＯＳ７１のドレインが電源電位ＶＤＤに接続され、ゲートがノードＮ５３を介してスイッチ手段５９に接続され、さらにソースが定電流源７４を介して接地電位ＶＳＳに接続されている。ＮＭＯＳ７１のソースは、ＮＭＯＳ７２のゲートに接続され、このＮＭＯＳ７２のドレインが出力ノードＮｏｕｔ及び抵抗７３を介して電源電位ＶＤＤに接続されると共に、ソースが定電流源７５を介して接地電位ＶＳＳに接続されている。図８のスイッチ手段６１，６３及び抵抗６２，６４は省略されている。
【００５６】
入力ノードＮｉｎには、スイッチ手段６５及びコンデンサ６６が直列接続され、このコンデンサ６６が固定電位（例えば、接地電位ＶＳＳ）に接続されている。また、入力ノードＮｉｎは、スイッチ手段７７及び抵抗７６を介してバイアス電圧Ｖｂａに接続されている。
図１０の発振回路において、帰還増幅器７０は図８のＴｒ５５とほぼ同様に動作し、さらにスイッチ手段７７及び抵抗７６は、図８のスイッチ手段６１，６３及び抵抗６２，６４と同様に動作する。このようにコルピッツ型発振回路をＦＥＴで構成しても、図８の発振回路とほぼ同様の作用及び効果が得られる。
【００５７】
（変形例）
なお、本発明は上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（１）〜（３）のようなものがある。
（１） 水晶振動子１５，５１は、他の圧電振動子に置き換えてもよい。この際、置き換える圧電振動子に応じて、周辺回路を適宜変更すればよい。
（２） 水晶振動子１５，５１を励振駆動するＰＭＯＳ１３ａ、ＮＭＯＳ１３ｂ，２６，４４，７１，７２、及びＴｒ５５は、他のトランジスタのスイッチング素子に置き換えてもよい。この際、置き換えたスイッチング素子に応じて周辺回路を適宜変更すればよい。
（３） 水晶振動子１５，５１の駆動部に対する電力供給を制御するためのＰＭＯＳ１４ａ、及びＮＭＯＳ１４ｂ，２５は、他のトランジスタを用いたスイッチ手段で構成してもよい。この際、他のスイッチ手段に応じて周辺回路を適宜変更すればよい。
【００５８】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、第１のスイッチ手段をオン状態にした後、第２のスイッチ手段をオン状態にして信号反転増幅回路を動作状態にし、第２のスイッチ手段をオフ状態にした後、第１のスイッチ手段をオフ状態にして信号反転増幅回路を非動作状態にするようにしたので、この信号反転増幅回路の動作状態と非動作状態の切り換え時に、圧電振動子の出力ノード側から見た負荷容量の変動を抑制できると共に、圧電振動子の自由振動が抑制されない。これにより、圧電振動子の発振が停止したり、あるいは発振周波数や位相及び振幅が変動したりせず、電力消費量を減らしつつ、安定した発振動作を行うことができる。
【００６０】
第２の発明によれば、制御信号によって第１及び第２のスイッチ手段により、スイッチング素子に対する動作状態と非動作状態とを切り換えるようにしたので、第１の発明とほぼ同様の効果が得られる。
第３の発明によれば、制御信号によって第１及び第２のスイッチ手段により、帰還増幅器に対する動作状態と非動作状態とを切り換えるようにしたので、第１の発明とほぼ同様の効果が得られる。
第４の発明によれば、出力ノードに分周回路を接続したので、例えば、圧電振動子として外形形状の小さな高周波振動子を用いた場合、これを分周回路で分周して低周波出力電圧にすることができるので、発振回路の小型化及び軽量化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＣＭＯＳインバータを用いた発振回路の回路図である。
【図２】従来のＣＭＯＳインバータを用いた発振回路の回路図である。
【図３】図２の電圧波形図である。
【図４】本発明の第２の実施形態を示すＮＭＯＳインバータを用いた発振回路の回路図である。
【図５】本発明の第３の実施形態を示すＣＭＯＳインバータを用いた発振回路の回路図である。
【図６】図５の電圧波形図である。
【図７】本発明の第４の実施形態を示すＮＭＯＳインバータを用いた発振回路の回路図である。
【図８】本発明の第５の実施形態を示すコルピッツ型発振回路の回路図である。
【図９】図８の電圧波形図である。
【図１０】本発明の第６の実施形態を示すＦＥＴを用いたコルピッツ型発振回路の回路図である。
【符号の説明】
１１，１１Ａ スイッチ制御回路
１５，５１ 水晶振動子
１３ａ，１４ａ ＰＭＯＳ
１３ｂ，１４ｂ，２５，２６，４４，７１，７２ ＮＭＯＳ
１９ 分周回路
３１，３２，３３，５９，６０，６５ スイッチ手段
５５ Ｔｒ
７０ 帰還増幅器
【発明の属する技術分野】
本発明は、携帯型電子機器等に設けられ、水晶振動子等の圧電振動子を用いた発振回路に関するものである。
【０００２】
【従来の技術】
従来、例えば、携帯型電子機器等に設けられる発振回路では、消費電力を減らして電池の長寿命化を図るために、次のような文献等において種々の提案が行われている。
文献；特開平１０−３２５８８６号公報
【０００３】
図２は、前記文献に記載された従来の発振回路の回路図である。
この発振回路は、水晶振動子及び相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）インバータを用いた回路であり、出力電圧Ｖｏｕｔに同期した制御信号Ｓ１を生成するスイッチ制御回路１を有している。スイッチ制御回路１の出力端子には、制御信号Ｓ１を反転するインバータ２が接続されると共に、該制御信号Ｓ１によってオン／オフ動作するＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３ａのゲートが接続されている。ＰＭＯＳ３ａのソースは、接地電位ＶＳＳに接続され、ドレインがノードＮ１に接続されている。インバータ２の出力端子には、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）３ｂのゲートが接続されている。ＮＭＯＳ３ｂのドレインはノードＮ２に接続され、ソースが負の電源電位Ｖｒｅｇに接続されている。
【０００４】
ノードＮ１とＮ２の間には、ＣＭＯＳインバータ４が接続されている。インバータ４は、ＰＭＯＳ４ａ及びＮＭＯＳ４ｂで構成され、該ＰＭＯＳ４ａのソースがノードＮ１に接続され、該ＰＭＯＳ４ａのドレイン及びＮＭＯＳ４ｂのドレインが出力ノードＮｏｕｔに接続されている。ＮＭＯＳ４ｂのソースはノードＮ２に接続され、該ＰＭＯＳ４ａのゲート及びＮＭＯＳ４ｂのゲートが入力ノードＮｉｎに接続されている。
入力ノードＮｉｎと出力ノードＮｏｕｔとの間には、帰還回路が接続されている。帰還回路は、水晶振動子５、抵抗６、及びコンデンサ７，８により構成され、インバータ４の出力電圧Ｖｏｕｔを位相反転して入力ノードＮｉｎに帰還する回路である。インバータ４は、入力ノードＮｉｎ上の入力電圧Ｖｉｎによりオン／オフ動作して水晶振動子５を励振駆動する機能を有している。
【０００５】
図３は、図２の発振回路の動作を示す電圧波形図である。
図３において、制御信号Ｓ１の周期Ｔのうち、期間Ｔａが“Ｌ”レベル、期間Ｔｂが“Ｈ”レベルである。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔにおいて、ＶｔｐはＰＭＯＳ４ａの閾値電圧、ＶｔｎはＮＭＯＳ４ｂの閾値電圧、ＦＴはフローティング状態である。ＰＭＯＳ４ａの電圧波形において、“Ｈ”レベルはＰＭＯＳ４ａのオン期間、ＣｐはＰＭＯＳ４ａの容量、ＣｐｇｄはＰＭＯＳ４ａのゲート・ドレイン間容量である。ＮＭＯＳ４ｂの電圧波形において、“Ｈ”レベルはＮＭＯＳ４ｂのオン期間、ＣｎはＮＭＯＳ４ｂの容量、ＣｎｇｄはＮＭＯＳ４ｂのゲート・ドレイン間容量である。ＮＳはノイズである。出力ノードＮｏｕｔから見た容量の波形は、ＰＭＯＳ４ａ及びＮＭＯＳ４ｂの電圧波形を重ね合わせた波形となる。Ｃｄは、出力ノードＮｏｕｔから見たＰＭＯＳ４ａ及びＮＭＯＳ４ｂのドレイン容量である。
【０００６】
以下、図３を参照しつつ、図２の発振回路の動作を説明する。
出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期して、スイッチ制御回路１から制御信号Ｓ１が出力される。制御信号Ｓ１は、周期Ｔのうち期間Ｔａが“Ｌ”レベル、期間Ｔｂが“Ｈ”レベルとなる。制御信号Ｓ１の“Ｌ”レベルの期間Ｔａのときに、ＰＭＯＳ３ａがオン状態になると共に、該制御信号Ｓ１がインバータ２で反転され、この“Ｈ”レベルの信号によってＮＭＯＳ３ｂがオン状態となる。ＰＭＯＳ３ａ及びＮＭＯＳ３ｂがオン状態になると、インバータ４に電力が供給される。制御信号Ｓ１が期間Ｔｂにおいて“Ｈ”レベルになると、ＰＭＯＳ３ａ及びＮＭＯＳ３ｂがオフ状態となり、インバータ４への電力供給が停止される。
【０００７】
制御信号Ｓ１の期間Ｔａにおけるインバータ４への電力供給時において、入力ノードＮｉｎの入力電圧ＶｉｎがＮＭＯＳ４ｂの閾値電圧Ｖｔｎ以上になると、該ＮＭＯＳ４ｂがオン状態となり、ＮＭＯＳ３ｂ，４ｂを介して出力ノードＮｏｕｔが負の電源電位Ｖｒｅｇへと引き下げられていく。また、入力ノードＮｉｎの入力電圧ＶｉｎがＰＭＯＳ４ａの閾値電圧Ｖｔｐ以下になると、該ＰＭＯＳ４ａがオン状態となり、ＰＭＯＳ３ａ，４ａを介して出力ノードＮｏｕｔが接地電位ＶＳＳへと引き上げられていく。出力ノードＮｏｕｔの出力電圧Ｖｏｕｔにより、水晶振動子５が励振駆動される。この水晶振動子５、抵抗６、及びコンデンサ７，８からなる帰還回路により、出力電圧Ｖｏｕｔが位相反転されて入力ノードＮｉｎへ帰還される。
【０００８】
制御信号Ｓ１の期間Ｔｂにおけるインバータ４への電力供給停止時においては、水晶振動子５の慣性（自由振動）により、発振回路が発振を継続する。このため、入力ノードＮｉｎ及び出力ノードＮｏｕｔに図３のような波形の入力電圧Ｖｉｎ、及びこの反転波形の出力電圧Ｖｏｕｔが現れる。入力電圧ＶｉｎがＮＭＯＳ４ｂの閾値電圧Ｖｔｎを越えると該ＮＭＯＳ４ｂがオン状態となって水晶振動子５が励振駆動される。また、入力電圧ＶｉｎがＰＭＯＳ４ａの閾値電圧Ｖｔｐ以下になると、該ＰＭＯＳ４ａがオン状態となり、水晶振動子５が励振駆動される。
このように、出力電圧Ｖｏｕｔに同期してスイッチ制御回路１から制御信号Ｓ１を出力し、この制御信号Ｓ１によってＰＭＯＳ３ａ及びＮＭＯＳ３ｂをオン／オフ動作させ、インバータ４への電力供給を断続的に行うことにより、発振時の消費電力を減少できる。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の図２の発振回路では、電力消費量を減らすためにＰＭＯＳ３ａ及びＮＭＯＳ３ｂをオン／オフ動作させているので、このＰＭＯＳ３ａ及びＮＭＯＳ３ｂがオフ状態のとき、ＰＭＯＳ４ａ及びＮＭＯＳ４ｂが接地電位ＶＳＳ及び負の電源電位Ｖｒｅｇから切り離され、ＰＭＯＳ４ａ及びＮＭＯＳ４ｂのソース側ノードＮ１，Ｎ２がフローティング状態になると、例えば図３に示すようにノードＮ１に外部からのノイズＮＳが飛び込むと、ＰＭＯＳ３ａ及びＮＭＯＳ３ｂのオフ時において、水晶振動子５の出力ノードＮｏｕｔ側から見た負荷容量が変化するので、該水晶振動子５の発振周波数、位相あるいは振幅が変動するといった課題があった。
本発明は、前記従来技術の持つ課題を解決し、電力消費量が少なく、発振動作が安定しており、かつ小型の発振回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、発振回路において、入力ノードと出力信号を出力する出力ノードとの間に接続された圧電振動子を有し、該出力ノードから出力される出力信号を位相反転して該入力ノードへ帰還する帰還回路と、第１のノードと第２のノードとの間に接続され、電源電位が印加されると、該第１のノード上の信号を反転増幅して該第２のノードへ出力し、前記圧電振動子を励振駆動する信号反転増幅回路と、前記入力ノードと前記第１のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第１のノードとを接続し、オフ状態のときに該入力ノードと該第１のノードとを遮断する第１のスイッチ手段と、前記第２のノードと前記出力ノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が該第２のノードへ伝搬するまでの伝搬遅延時間の経過後に、オン状態となって該第２のノードと該出力ノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該第２のノードと該出力ノードとを遮断する第２のスイッチ手段と、を備えている。
【００１５】
これにより、第１の制御信号により、第１のスイッチ手段がオン／オフ動作し、さらに第１の制御信号に同期した第２の制御信号により、第２のスイッチ手段がオン／オフ動作する。この際、第１のスイッチ手段によって入力ノードと第１のノードが接続された後、第２のスイッチ手段によって第２のノードと出力ノードが接続され、信号反転増幅回路が動作状態になる。また、第２のスイッチ手段によって第２のノードと出力ノードが遮断された後、第１のスイッチ手段によって入力ノードと第１のノードが遮断され、信号反転増幅回路が非動作状態になる。このように、信号反転増幅回路を間欠的に動作状態にさせても、発振回路は安定した発振を継続する。
【００１６】
第２の発明は、発振回路において、入力ノードと出力信号を出力する出力ノードとの間に接続された圧電振動子を有し、該出力ノードから出力される出力信号を位相反転して該入力ノードへ帰還する帰還回路と、第１の電源電位と第１のノードとの間に接続され、該第１のノードへ一定の電源電流を供給する電流供給回路と、前記第１の電源電位と異なる第２の電源電位と前記第１のノードとの間に接続され、第２のノード上の信号によりオン／オフ動作して前記圧電振動子を励振駆動するスイッチング素子と、前記入力ノードと前記第２のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第２のノードとを接続し、オフ状態のときに該入力ノードと該第２のノードとを遮断する第１のスイッチ手段と、前記第１のノードと前記出力ノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が該第１のノードへ伝搬するまでの伝搬遅延時間の経過後に、オン状態となって該第１のノードと該出力ノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該第１のノードと該出力ノードとを遮断する第２のスイッチ手段と、を備えている。
【００１７】
これにより、第１のスイッチ手段によって入力ノードと第２のノードが接続された後、第２のスイッチ手段によって第１のノードと出力ノードが接続され、電流供給回路から供給される電源電流によってスイッチング素子が動作状態になる。また、第２のスイッチ手段によって第１のノードと出力ノードが遮断された後、第１のスイッチ手段によって入力ノードと第２のノードが遮断され、スイッチング素子が非動作状態になる。このように、スイッチング素子を間欠動作させても、発振回路は安定した発振を継続する。
【００１８】
第３の発明は、発振回路において、入力ノードと電位の異なる第１及び第２の電源電位のうちの第２の電源電位との間に接続された圧電振動子及び第１のコンデンサと、前記入力ノードと前記第２の電源電位との間に接続れ、前記圧電振動子及び前記第１のコンデンサの両端の信号を分圧する第２及び第３のコンデンサと、出力ノードと第１のノードとの間に接続され、第２のノードと該第１のノードとの電位差に応じた増幅率で該第２のノード上の信号を増幅して該出力ノードから出力信号を出力する帰還増幅器と、前記入力ノードと前記第２のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第２のノードとを接続し、オフ状態のときに該入力ノードと該第２のノードとを遮断する第１のスイッチ手段と、前記第２及び第３のコンデンサの接続点と前記第１のノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が前記帰還増幅器で増幅されて前記出力ノードから前記出力信号が出力されるまでの遅延時間の経過後に、オン状態となって該接続点と該第１のノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該接続点と該第１のノードとを遮断する第２のスイッチ手段と、を備えている。
【００１９】
これにより、第１のスイッチ手段によって入力ノードと第２のノードが接続された後、第２のスイッチ手段によって第１及び第２のコンデンサの接続点と第１のノードとが接続され、帰還増幅器が動作状態になる。また、第２のスイッチ手段によって接続点と第１のノードが遮断された後、第１のスイッチ手段によって入力ノードと第２のノードが遮断され、帰還増幅器が非動作状態になる。このように帰還増幅器を間欠動作させても、圧電振動子の自由振動によって発振回路は安定した発振を継続する。
【００２０】
第４の発明は、第１〜第３の発明のうちのいずれか１つの発明の出力ノードに接続され、該出力ノードから出力される出力信号を所定の分周比で分周する分周回路を設けている。これにより、圧電振動子として、例えば外形形状の小さな高周波用振動子を用いた場合、この圧電振動子から出力される高周波出力信号を分周回路で低周波信号に分周すれば、圧電振動子を含めた発振回路の小型化が図れる。
【００２１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＣＭＯＳインバータを用いた発振回路の回路図である。
この発振回路は、出力ノードＮｏｕｔから出力される出力信号（例えば、出力電圧）Ｖｏｕｔに同期した第１の制御信号Ｓ１１を生成するスイッチ制御回路１１を有している。スイッチ制御回路１１の出力端子には、第１の制御信号Ｓ１１を反転して第２の制御信号Ｓ１２を出力するインバータ１２が接続されている。第１の電源電位（例えば、正の電源電位）ＶＤＤには第１のスイッチング素子（例えば、ＰＭＯＳ）１３ａのソースが接続され、このドレインが第１のノードＮ１１に接続され、ゲートが入力ノードＮｉｎに接続されている。入力電圧Ｖｉｎを入力する入力ノードＮｉｎには、第２のスイッチング素子（例えば、ＮＭＯＳ）１３ｂのゲートが接続され、このドレインが第２のノードＮ１２に接続され、ソースが第２の電源電位（例えば、接地電位）ＶＳＳに接続されている。このＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂにより、信号反転増幅回路（例えば、ＣＭＯＳインバータ）が構成されている。
【００２２】
ノードＮ１１には第１のスイッチ手段（例えば、ＰＭＯＳ）１４ａのソースが接続され、このドレインが出力ノードＮｏｕｔに接続され、ゲートがスイッチ制御回路１１の出力端子に接続されている。出力ノードＮｏｕｔには第２のスイッチ手段（例えば、ＮＭＯＳ）１４ｂのドレインが接続され、このソースがノードＮ１２に接続され、ゲートがインバータ１２の出力端子に接続されている。
入力ノードＮｉｎと出力ノードＮｏｕｔの間には、帰還回路が接続されている。帰還回路は、圧電振動子（例えば、水晶振動子）１５、抵抗１６、及びコンデンサ１７，１８より構成され、出力電圧Ｖｏｕｔを位相反転して入力ノードＮｉｎへ帰還する回路である。
【００２３】
出力ノードＮｏｕｔには、必要に応じて分周回路１９が接続される。分周回路１９は、例えば、発振回路の小型化及び軽量化のために水晶振動子１５として外形形状の小さな高周波振動子（例えば、２０ＭＨｚ〜４０ＭＨｚ帯）のものを用いた場合、所望の分周比で分周して低周波出力電圧（例えば、１０〜２０ＭＨｚ帯）を得るために使用される。なお、水晶振動子１５として低周波用のものを用いた場合、分周回路１９は不要である。
【００２４】
次に、図１の発振回路の動作を説明する。
出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期してスイッチ制御回路１１から制御信号Ｓ１１が出力される。制御信号Ｓ１１は、図３の制御信号Ｓ１と同様に、周期Ｔにおいて期間Ｔａで“Ｌ”レベル、期間Ｔｂで“Ｈ”レベルとなる。
制御信号Ｓ１１の“Ｌ”レベルの期間Ｔａでは、ＰＭＯＳ１４ａがオン状態になると共に、該制御信号Ｓ１１がインバータ１２で反転され、この反転信号によってＮＭＯＳ１４ｂがオン状態になる。ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオン状態になると、水晶振動子１５を駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂに電力が供給される。
【００２５】
入力ノードＮｉｎ上の入力電圧Ｖｉｎが“Ｌ”レベルのときには、ＰＭＯＳ１３ａがオン状態、ＮＭＯＳ１３ｂがオフ状態となる。ＰＭＯＳ１３ａがオン状態になると、このＰＭＯＳ１３ａ及び１４ａを通して出力ノードＮｏｕｔが電源電位ＶＤＤへ引き上げられ、水晶振動子１５が励振駆動される。また、入力ノードＮｉｎ上の入力電圧Ｖｉｎが“Ｈ”レベルのときには、ＰＭＯＳ１３ａがオフ状態、ＮＭＯＳ１３ｂがオン状態となる。このＮＭＯＳ１３ｂ及び１４ｂを通して出力ノードＮｏｕｔが接地電位ＶＳＳに引き下げられ、水晶振動子１５が励振駆動される。これにより、出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔが、水晶振動子１５、抵抗１６、及びコンデンサ１７，１８からなる帰還回路により、位相反転されて入力ノードＮｉｎへ帰還される。
【００２６】
次に、制御信号Ｓ１１の“Ｈ”レベルの期間Ｔｂでは、ＰＭＯＳ１４ａがオフ状態になると共に、該制御信号Ｓ１１がインバータ１２で反転され、この反転信号によってＮＭＯＳ１４ｂもオフ状態になる。ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオフ状態になると、水晶振動子１５を駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂへの電力供給が停止される。
【００２７】
この電力供給停止時においても、水晶振動子１５は自由振動によって発振するので、入力ノードＮｉｎ及び出力ノードＮｏｕｔには図３に示すような電圧波形が現れる。入力ノードＮｉｎ上の入力電圧ＶｉｎがＮＭＯＳ１３ｂの閾値電圧Ｖｔｎ以上になると、このＮＭＯＳ１３ｂがオン状態になり、ノードＮ１２が接地電位ＶＳＳに引き下げられる。また、入力ノードＮｉｎ上の入力電圧ＶｉｎがＰＭＯＳ１３ａの閾値電圧Ｖｔｐ以下になると、このＰＭＯＳ１３ａがオン状態になり、ノードＮ１１が電源電位ＶＤＤに引き上げられる。このように、ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオフ状態になってＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂへの電力供給が停止しても、水晶振動子１５の自由振動により、発振回路は発振を継続する。
出力ノードＮｏｕｔに分周回路１９が接続されている場合には、該出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔがこの分周回路１９で分周され、低周波の発振出力電圧が出力されることになる。
【００２８】
この第１の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
（ａ） 電力供給停止時において、ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂがオフ状態になるため、外部ノイズの影響を受けない。従って、水晶振動子１５の出力ノードＮｏｕｔ側から見た負荷容量が変化しない。この結果、発振周波数や位相及び振幅が変動しない。よって、少ない電力消費量で安定した発振動作が行われる。
【００２９】
（ｂ） 例えば、水晶振動子１５として外形形状の小さな高周波振動子を用い、出力ノードＮｏｕｔに分周回路１９を接続した場合、該出力ノードＮｏｕｔから出力される高周波出力電圧Ｖｏｕｔを該分周回路１９で分周して所望の低周波出力電圧を出力することができる。これにより、発振回路の小型化及び軽量化が可能になる。
【００３０】
（ｃ） 制御信号Ｓ１１は出力電圧Ｖｏｕｔに同期してスイッチ制御回路１１から出力するようにしたが、この制御信号Ｓ１１は出力電圧Ｖｏｕｔに非同期であっても、前記（ａ）及び（ｂ）とほぼ同様の効果が得られる。また、スイッチ制御回路１１を省略し、外部においてクロック信号等から生成された制御信号Ｓ１１（これは出力電圧Ｖｏｕｔに同期した信号、あるいは非同期の信号）を用いれば、回路構成を簡略化できる。
【００３１】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＮＭＯＳインバータを用いた発振回路の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この発振回路では、図１のＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂに代えて、電力供給制御用のスイッチ手段（例えば、ＮＭＯＳ）２５を設け、図１のＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂに代えて、水晶振動子１５を駆動するためのスイッチング素子（例えば、ＮＭＯＳ）２６を設け、さらに電源電位ＶＤＤと入力ノードＮｉｎとの間に電流供給回路を接続している。
【００３２】
電流供給回路は、出力電圧Ｖｏｕｔに同期してスイッチ制御回路１１Ａから出力される制御信号Ｓ１１ａによりオン／オフ動作し、オン状態のときに該入力ノードＮｉｎへ一定の電源電流を供給し、オフ状態のときに該電源電流の供給を停止する回路であり、ＰＭＯＳ２１，２３，２４及び定電流源２２により構成されている。ＰＭＯＳ２１のソースは電源電位ＶＤＤに接続され、このドレイン及びゲートが定電流源２２を介して接地電位ＶＳＳに接続されている。ＰＭＯＳ２１のゲートには、負荷用ＰＭＯＳ２３のゲートが接続され、このＰＭＯＳ２３のソースが電源電位ＶＤＤに接続され、ドレインが入力ノードＮｉｎに接続されている。ＰＭＯＳ２１及び２３のゲートと電源電位ＶＤＤとの間には、ＰＭＯＳ２４のソース及びドレインが接続され、このＰＭＯＳ２４のゲートがスイッチ制御回路１１Ａの出力端子に接続されている。
【００３３】
入力ノードＮｉｎと出力ノードＮｏｕｔとの間には、水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路が接続されている。入力ノードＮｉｎと駆動ノードＮ２１との間には、電力供給制御用のスイッチ手段（例えば、ＮＭＯＳ）２５のソース及びドレインが接続され、このゲートがスイッチ制御回路１１Ａの出力端子に接続されている。駆動ノードＮ２１と接地電位ＶＳＳとの間には、水晶振動子１５を励振駆動するスイッチング素子（例えば、ＮＭＯＳ）２６のソース及びドレインが接続され、このゲートが出力ノードＮｏｕｔに接続されている。さらに、出力ノードＮｏｕｔには、駆動用のインバータ２７が接続されている。
【００３４】
次に、図４の発振回路の動作を説明する。
出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期して、スイッチ制御回路１１Ａから制御信号Ｓ１１ａが出力される。この制御信号Ｓ１１ａが“Ｈ”レベルのときには、ＰＭＯＳ２４がオフ状態になり、ＰＭＯＳ２１及び２３のゲートが“Ｌ”レベルに引き下げられ、このＰＭＯＳ２１，２３がオン状態になる。ＰＭＯＳ２１及び２３はカレントミラー回路を構成しているので、定電流源２２によってＰＭＯＳ２１のソース及びドレインに一定の電源電流が流れると、これに対応した電源電流がＰＭＯＳ２３のソース及びドレインに流れる。制御信号Ｓ１１ａが“Ｈ”レベルのため、ＮＭＯＳ２５がオン状態になっており、入力ノードＮｉｎに供給された電源電流がＮＭＯＳ２６へ供給され、電力供給状態になる。
【００３５】
出力ノードＮｏｕｔ上の出力電圧Ｖｏｕｔが“Ｈ”レベルのときにはＮＭＯＳ２６がオン状態、“Ｌ”レベルのときにはオフ状態となり、このＮＭＯＳ２６によって水晶振動子１５が励振駆動される。出力ノードＮｏｕｔ上の出力電圧Ｖｏｕｔは、水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路により、位相反転されて入力ノードＮｉｎへ帰還される。
【００３６】
また、スイッチ制御回路１１Ａから出力される制御信号Ｓ１１ａが“Ｌ”レベルになると、ＰＭＯＳ２４がオン状態になり、ＰＭＯＳ２１，２３のゲートが“Ｈ”レベルに引き上げられるため、このＰＭＯＳ２１，２３がオフ状態になる。さらに、制御信号Ｓ１１ａの“Ｌ”レベルによってＮＭＯＳ２５もオフ状態になり、ＮＭＯＳ２６への電力供給が停止される。この電力供給停止時においても、水晶振動子１５が自由振動するため、発振回路は安定した発振を継続する。これにより、出力ノードＮｏｕｔから発振出力電圧Ｖｏｕｔが出力されるので、これがインバータ２７で駆動されて出力される。
この第２の実施形態では、第１の実施形態の効果（ａ）及び（ｂ）とほぼ同様の効果がある。また、制御信号Ｓ１１ａは、出力電圧Ｖｏｕｔに非同期であってもよく、あるいはスイッチ制御回路１１Ａを省略して外部から供給される構成にしてもよく、これによって第１の実施形態の効果（ｃ）と同様の効果が得られる。
【００３７】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すＣＭＯＳインバータを用いた発振回路の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
第１の実施形態を示す図１の発振回路では、水晶振動子１５を励振駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂからなるＣＭＯＳインバータに対し、ＰＭＯＳ１４ａ及びＮＭＯＳ１４ｂをオン／オフ動作させてそのＣＭＯＳインバータに間欠的に電力を供給することにより、電力消費量を減らしている。これに対し、この第３の実施形態では、水晶振動子１５を励振駆動するＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂからなるＣＭＯＳインバータ１３に対する電力供給は制御せずに、このＣＭＯＳインバータの入出力側をオン／オフ動作させることによって該ＣＭＯＳインバータ１３を間欠動作させ、電力消費量を減らすようにしている。
【００３８】
この発振回路では、入力ノードＮｉｎと出力ノードＮｏｕｔとの間に、水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路が接続されている。入力ノードＮｉｎと第１のノードＮ３１との間には、電界効果トランジスタ（以下「ＦＥＴ」という。）等の第１のスイッチ手段３１が接続されている。スイッチ手段３１は、出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期したあるいは非同期の第１の制御信号Ｓ２１に基づき、接点３１ａ及び３１ｃ間と接点３１ｂ及び３１ｃ間とを切り換え接続する回路である。接点３１ｂは、固定電位（例えば、正の電源電位ＶＤＤ又は接地電位ＶＳＳ）に接続されている。
【００３９】
第１のノードＮ３１と第２のノードＮ３２との間には、信号反転増幅回路（例えば、ＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂからなるＣＭＯＳインバータ１３）が接続され、このＰＭＯＳ１３ａのソースが第１の電源電位（例えば、正の電源電位）ＶＤＤに接続され、ＮＭＯＳ１３ｂのソースが第２の電源電位（例えば、接地電位）ＶＳＳに接続されている。第２のノードＮ３２と出力ノードＮｏｕｔとの間には、ＦＥＴ等の第２のスイッチ手段３２が接続されている。スイッチ手段３２は、出力電圧Ｖｏｕｔに同期したあるいは非同期の第２の制御信号Ｓ２２によりオン／オフ動作する回路である。
【００４０】
入力ノードＮｉｎと接地電位ＶＳＳとの間には、ＦＥＴ等の第３のスイッチ手段３３及びコンデンサ３４が直列に接続されている。スイッチ手段３３は、出力電圧Ｖｏｕｔに同期したあるいは非同期の第３の制御信号Ｓ２３によりオン／オフ動作する回路である。さらに、出力ノードＮｏｕｔには、出力電圧Ｖｏｕｔを駆動するためのインバータ３５が接続されている。
【００４１】
図６は、図５の発振回路の動作を示す電圧波形図である。以下、この図６を参照しつつ、図５の動作を説明する。
インバータ１３を動作状態にする場合、時刻ｔ１において、制御信号Ｓ２１によりスイッチ手段３１の接点３１ｂ及び３１ｃ間をオフ状態にし、固定電位（例えば、電源電位ＶＤＤ）から切り離す。次に、時刻ｔ２において、制御信号Ｓ２１によりスイッチ手段３１の接点３１ａ及び３１ｃ間をオン状態にすると共に、制御信号Ｓ２３によりスイッチ手段３３もオン状態にする。スイッチ手段３１の接点３１ａ及び３１ｃ間がオン状態になってから、入力ノードＮｉｎ上の入力電圧Ｖｉｎが第２のノードＮ３２へ伝搬するまでの伝搬遅延時間Δｔの経過後の時刻ｔ３において、制御信号Ｓ２２によりスイッチ手段３２をオン状態にする。これにより、入力ノードＮｉｎと出力ノードＮｏｕｔの間にインバータ１３が電気的に接続されると共に、該入力ノードＮｉｎにコンデンサ３４が接続される。
【００４２】
入力ノードＮｉｎ上の入力電圧Ｖｉｎが“Ｈ”レベルのときには、ＮＭＯＳ１３ｂがオン状態になり、出力ノードＮｏｕｔが接地電位ＶＳＳに引き下げられる。また、入力電圧Ｖｉｎが“Ｌ”レベルのときには、ＰＭＯＳ１３ａがオン状態になり、出力ノードＮｏｕｔが電源電位ＶＤＤに引き上げられる。これにより、水晶振動子１５が励振駆動され、この水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路により、出力ノードＮｏｕｔ上の出力電圧Ｖｏｕｔが位相反転されて入力ノードＮｉｎへ帰還される。
【００４３】
インバータ１３を非動作状態にする場合、時刻ｔ４において、制御信号Ｓ２２によりスイッチ手段３２をオフ状態にした後、時刻ｔ５において、制御信号Ｓ２１によりスイッチ手段３１の接点３１ａ及び３１ｃ間をオフ状態にすると共に、制御信号Ｓ２３によりスイッチ手段３３をオフ状態にする。その後、時刻ｔ６において、制御信号Ｓ２１によりスイッチ手段３１の接点３１ｂ及び３１ｃをオン状態にし、ノードＮ３１を電源電位ＶＤＤに固定する。これにより、インバータ１３は動作を停止するが、水晶振動子１５の自由振動によって発振回路は発振を継続する。出力ノードＮｏｕｔから出力された出力電圧Ｖｏｕｔは、バッファ３５で駆動されて出力される。
【００４４】
この第３の実施形態では、次の（ｉ）、（ii）のような効果がある。
（ｉ） インバータ１３の入力側及び出力側のスイッチ手段３１，３２をオン／オフ動作させ、該インバータ１３を間欠動作させるようにしたので、電力消費量を減らすことができる。特に、インバータ１３を動作状態にするときには、入力側スイッチ手段３１をオン状態にした後に出力側のスイッチ手段３２をオン状態にし、該インバータ１３を非動作状態にするときには、出力側のスイッチ手段３２をオフ状態にした後に入力側のスイッチ手段３１をオフ状態にしている。また、スイッチ手段３１の接点３１ａ及び３１ｃ間とスイッチ手段３３とを同時にオン／オフ動作させている。これにより、インバータ１３の動作状態と非動作状態の切り換え時に、水晶振動子１５の出力ノードＮｏｕｔ側から見た負荷容量の変動が抑制されると共に、該水晶振動子１５の自由振動が抑制されないので、該水晶振動子１５の発振が停止したり、あるいは発振周波数や位相及び振幅が変動することなく、安定した発振動作が行われる。
（ii） 第１の実施形態の効果（ｂ）とほぼ同様に、例えば、水晶振動子１５として外形形状の小さな高周波振動子を用い、高周波出力電圧Ｖｏｕｔを分周回路１９で分周して低周波出力電圧にすれば、発振回路の小型化及び軽量化が可能になる。
【００４５】
（第４の実施形態）
図７は、本発明の第４の実施形態を示すＮＭＯＳインバータを用いた発振回路の回路図であり、第３の実施形態を示す図５中の要素と共通の要素には共通の符号が付されている。
この発振回路では、図５のＣＭＯＳインバータ１３に代えて、スイッチング素子（例えば、ＮＭＯＳ）４４を設けると共に、このＮＭＯＳ４４に電源電流を供給するための電流供給回路を設けている。
【００４６】
即ち、この発振回路は、入力ノードＮｉｎと出力ノードＮｏｕｔとの間に、水晶振動子１５、抵抗１６及びコンデンサ１７，１８からなる帰還回路が接続されている。入力ノードＮｉｎには、第３のスイッチ手段３３を介してコンデンサ３４が接地電位ＶＳＳに接続されている。さらに、入力ノードＮｉｎと第２のノードＮ４２との間に、第１のスイッチ手段３１が接続されている。スイッチ手段３１は、接点３１ａ及び３１ｃ間と接点３１ｂ及び３１ｃ間とを切り換え接続する回路であり、該接点３１ａが入力ノードＮｉｎに接続され、接点３１ｂが固定電位（例えば、接地電位ＶＳＳ）に接続され、接点３１ｃが第２のノードＮ４２に接続されている。
【００４７】
第１の電源電位（例えば、正の電源電位）ＶＤＤと第１のノードＮ４１との間には、電流供給回路が接続されている。電流供給回路は、第１のノードＮ４１へ一定の電源電流を供給する回路であり、ＰＭＯＳ４１，４３及び定電流源４２より構成されている。ＰＭＯＳ４１及び４３のソースは、電源電位ＶＤＤに接続されている。ＰＭＯＳ４１及び４３のゲートは共通接続され、さらに該ＰＭＯＳ４１のドレインに接続されている。ＰＭＯＳ４１のドレインは、定電流源４２を介して接地電位ＶＳＳに接続されている。第１のノードＮ４１と第２の電源電位（例えば、接地電位ＶＳＳ）との間には、スイッチング素子（例えば、ＮＭＯＳ）４４のソース及びドレインが接続され、このゲートが第２のノードＮ４２に接続されている。
【００４８】
図７の発振回路では、ＰＭＯＳ４１及び４３によってカレントミラー回路が構成され、定電流源４２により該ＰＭＯＳ４１のソース及びドレインに一定の電源電流が流れると、この電源電流に対応した電源電流がＰＭＯＳ４３のソース及びドレインに流れ、第１のノードＮ４１へ供給される。これにより、ＮＭＯＳ４４が動作状態になり、このＮＭＯＳ４４のスイッチング動作によって水晶振動子１５が励振駆動される。
【００４９】
この発振回路は、第３の実施形態を示す図５の発振回路とほぼ同様の動作をする。即ち、入力ノードＮｉｎ側のスイッチ手段３１，３３と出力ノードＮｏｕｔ側のスイッチング手段３２とをオン／オフさせてＮＭＯＳ４４を間欠動作させることにより、電力消費量を減らしている。特に、ＮＭＯＳ４４を動作状態にするときには、入力ノードＮｉｎ側のスイッチ手段３１，３３をオン状態にした後、出力ノードＮｏｕｔ側のスイッチ手段３２をオン状態にし、該ＮＭＯＳ４４を非動作状態にするときには、出力ノードＮｏｕｔ側のスイッチ手段３２をオフ状態にした後、入力ノードＮｉｎ側のスイッチ手段３１，３３をオフ状態にする。
これにより、第３の実施形態の効果（ｉ）とほぼ同様の効果が得られる。さらに、例えば、水晶振動子１５として外形形状の小さな高周波振動子を用い、出力ノードＮｏｕｔに分周回路を接続することにより、第３の実施形態の効果（ii）と同様の効果が得られる。
【００５０】
（第５の実施形態）
図８（ａ）、（ｂ）は本発明の第５の実施形態を示すコルピッツ型発振回路の回路図であり、同図（ａ）は全体の回路図、及び同図（ｂ）は電源投入直後のトランジスタ（以下「Ｔｒ」という。）の動作する前の等価回路図である。
この発振回路は、第３の実施形態を示す図５の発振回路と同一原理に基づく回路であり、入力ノードＮｉｎと第２の電源電位（例えば、接地電位）ＶＳＳとの間に、圧電振動子（例えば、水晶振動子）５１及び可変型の第１のコンデンサ５２が直列に接続されている。入力ノードＮｉｎには、分圧用の第２のコンデンサ５３を介して接続点Ｎ５１が接続され、この接続点Ｎ５１が分圧用の第３のコンデンサ５４を介して接地電位ＶＳＳに接続されている。
【００５１】
発振回路には、帰還増幅器（例えば、ＮＰＮ型Ｔｒ）５５が設けられ、このＴｒ５５のエミッタ側の第１のノードＮ５２が、抵抗５６を介して接地電位ＶＳＳに接続されている。Ｔｒ５５のコレクタ側の出力ノードＮｏｕｔは、抵抗５７を介して第１の電源電位（例えば、正の電源電位）ＶＤＤに接続されると共に、直流遮断用のコンデンサ５８に接続されている。
Ｔｒ５５のベースと入力ノードＮｉｎとの間には、Ｔｒ等の第１のスイッチ手段５９が接続されている。スイッチ手段５９は、入力ノードＮｉｎに接続された接点５９ａ、固定電位（例えば、接地電位ＶＳＳ）に接続された接点５９ｂ、及びＴｒ５５のベース側の第２のノードＮ５３に接続された接点５９ｃを有し、出力ノードＮｏｕｔから出力される出力電圧Ｖｏｕｔに同期したあるいは非同期の制御信号により、接点５９ａ及び５９ｃ間と接点５９ｂ及び５９ｃ間とを切り換え接続する回路である。分圧用のコンデンサ５３及び５４間の接続点Ｎ５１と、第１のノードＮ５２との間には、出力電圧Ｖｏｕｔに同期したあるいは非同期の制御信号により、オン／オフ動作するＴｒ等の第２のスイッチ手段６０が接続されている。
【００５２】
入力ノードＮｉｎと接地電位ＶＳＳとの間には、Ｔｒ等のスイッチ手段６１及び抵抗６２が直列に接続されている。入力ノードＮｉｎと固定電位（例えば、正の電源電位ＶＤＤ又は接地電位ＶＳＳ）との間には、Ｔｒ等のスイッチ手段６３及び抵抗６４の直列回路と、Ｔｒ等の第３のスイッチ手段６５及びコンデンサ６６の直列回路とが接続されている。スイッチ手段６１，６３，６５は、出力電圧Ｖｏｕｔに同期したあるいは非同期の制御信号により、オン／オフ動作する回路である。
【００５３】
図９は、図８の発振回路の動作を示す電圧波形図である。以下、この図９を参照しつつ、図８の動作を説明する。
スイッチ手段５９の接点５９ｂ及び５９ｃ間をオン状態にしてノードＮ５３を接地電位ＶＳＳにしておき、時刻ｔ１において、該接点５９ｂ及び５９ｃ間をオフ状態にすると共に、スイッチ手段６１及び６３をオフ状態にする。次に、時刻ｔ２において、スイッチ手段５９の接点５９ａ及び５９ｃ間をオン状態にすると共に、スイッチ手段６５をオン状態にする。スイッチ手段５９の接点５９ａ及び５９ｃ間がオン状態になってから、入力ノードＮｉｎ上の入力電圧ＶｉｎがＴｒ５５で増幅されて出力ノードＮｏｕｔから出力電圧Ｖｏｕｔが出力されるまでの遅延時間Δｔの経過後の時刻ｔ３において、スイッチ手段６０をオン状態にする。すると、水晶振動子５１及びコンデンサ５２の両端の電圧が、コンデンサ５３及び５４によって分圧される。
【００５４】
コンデンサ５３の両端の電圧がＴｒ５５のベース及びエミッタ間に印加され、このベース及びエミッタ間に電流が流れる。これにより、入力ノードＮｉｎ上の入力電圧ＶｉｎがＴｒ５５で増幅される。出力ノードＮｏｕｔ上の出力電圧Ｖｏｕｔにより、水晶振動子５１が励振駆動され、発振回路が発振する。
時刻ｔ４になると、スイッチ手段６０がオフ状態になり、次に時刻ｔ５において、スイッチ手段５９の接点５９ａ及び５９ｃ間がオフ状態になると共に、スイッチ手段６５がオフ状態になる。その後、時刻ｔ６において、スイッチ手段５９の接点５９ｂ及び５９ｃ間がオン状態になってノードＮ５３が接地電位ＶＳＳに固定されると共に、スイッチ手段６１及び６３がオン状態になって抵抗６２及び６４が入力ノードＮｉｎに接続される。これにより、Ｔｒ５５は増幅動作を停止するが、水晶振動子５１の自由振動によって発振回路が発振を継続する。
従って、第３の実施形態の効果（ｉ）及び（ii）とほぼ同様の効果が得られる。
【００５５】
（第６の実施形態）
図１０は、本発明の第６の実施形態を示すＦＥＴを用いたコルピッツ型発振回路の回路図であり、第５の実施形態を示す図８中の要素と共通の要素には共通の符号が付されている。
この発振回路では、図８のＴｒ５５に代えて、ＦＥＴで構成される帰還増幅器７０が設けられている。帰還増幅器７０は、ＮＭＯＳ７１，７２及び抵抗７３を有し、このＮＭＯＳ７１のドレインが電源電位ＶＤＤに接続され、ゲートがノードＮ５３を介してスイッチ手段５９に接続され、さらにソースが定電流源７４を介して接地電位ＶＳＳに接続されている。ＮＭＯＳ７１のソースは、ＮＭＯＳ７２のゲートに接続され、このＮＭＯＳ７２のドレインが出力ノードＮｏｕｔ及び抵抗７３を介して電源電位ＶＤＤに接続されると共に、ソースが定電流源７５を介して接地電位ＶＳＳに接続されている。図８のスイッチ手段６１，６３及び抵抗６２，６４は省略されている。
【００５６】
入力ノードＮｉｎには、スイッチ手段６５及びコンデンサ６６が直列接続され、このコンデンサ６６が固定電位（例えば、接地電位ＶＳＳ）に接続されている。また、入力ノードＮｉｎは、スイッチ手段７７及び抵抗７６を介してバイアス電圧Ｖｂａに接続されている。
図１０の発振回路において、帰還増幅器７０は図８のＴｒ５５とほぼ同様に動作し、さらにスイッチ手段７７及び抵抗７６は、図８のスイッチ手段６１，６３及び抵抗６２，６４と同様に動作する。このようにコルピッツ型発振回路をＦＥＴで構成しても、図８の発振回路とほぼ同様の作用及び効果が得られる。
【００５７】
（変形例）
なお、本発明は上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（１）〜（３）のようなものがある。
（１） 水晶振動子１５，５１は、他の圧電振動子に置き換えてもよい。この際、置き換える圧電振動子に応じて、周辺回路を適宜変更すればよい。
（２） 水晶振動子１５，５１を励振駆動するＰＭＯＳ１３ａ、ＮＭＯＳ１３ｂ，２６，４４，７１，７２、及びＴｒ５５は、他のトランジスタのスイッチング素子に置き換えてもよい。この際、置き換えたスイッチング素子に応じて周辺回路を適宜変更すればよい。
（３） 水晶振動子１５，５１の駆動部に対する電力供給を制御するためのＰＭＯＳ１４ａ、及びＮＭＯＳ１４ｂ，２５は、他のトランジスタを用いたスイッチ手段で構成してもよい。この際、他のスイッチ手段に応じて周辺回路を適宜変更すればよい。
【００５８】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、第１のスイッチ手段をオン状態にした後、第２のスイッチ手段をオン状態にして信号反転増幅回路を動作状態にし、第２のスイッチ手段をオフ状態にした後、第１のスイッチ手段をオフ状態にして信号反転増幅回路を非動作状態にするようにしたので、この信号反転増幅回路の動作状態と非動作状態の切り換え時に、圧電振動子の出力ノード側から見た負荷容量の変動を抑制できると共に、圧電振動子の自由振動が抑制されない。これにより、圧電振動子の発振が停止したり、あるいは発振周波数や位相及び振幅が変動したりせず、電力消費量を減らしつつ、安定した発振動作を行うことができる。
【００６０】
第２の発明によれば、制御信号によって第１及び第２のスイッチ手段により、スイッチング素子に対する動作状態と非動作状態とを切り換えるようにしたので、第１の発明とほぼ同様の効果が得られる。
第３の発明によれば、制御信号によって第１及び第２のスイッチ手段により、帰還増幅器に対する動作状態と非動作状態とを切り換えるようにしたので、第１の発明とほぼ同様の効果が得られる。
第４の発明によれば、出力ノードに分周回路を接続したので、例えば、圧電振動子として外形形状の小さな高周波振動子を用いた場合、これを分周回路で分周して低周波出力電圧にすることができるので、発振回路の小型化及び軽量化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＣＭＯＳインバータを用いた発振回路の回路図である。
【図２】従来のＣＭＯＳインバータを用いた発振回路の回路図である。
【図３】図２の電圧波形図である。
【図４】本発明の第２の実施形態を示すＮＭＯＳインバータを用いた発振回路の回路図である。
【図５】本発明の第３の実施形態を示すＣＭＯＳインバータを用いた発振回路の回路図である。
【図６】図５の電圧波形図である。
【図７】本発明の第４の実施形態を示すＮＭＯＳインバータを用いた発振回路の回路図である。
【図８】本発明の第５の実施形態を示すコルピッツ型発振回路の回路図である。
【図９】図８の電圧波形図である。
【図１０】本発明の第６の実施形態を示すＦＥＴを用いたコルピッツ型発振回路の回路図である。
【符号の説明】
１１，１１Ａ スイッチ制御回路
１５，５１ 水晶振動子
１３ａ，１４ａ ＰＭＯＳ
１３ｂ，１４ｂ，２５，２６，４４，７１，７２ ＮＭＯＳ
１９ 分周回路
３１，３２，３３，５９，６０，６５ スイッチ手段
５５ Ｔｒ
７０ 帰還増幅器
Claims (4)
- 入力ノードと出力信号を出力する出力ノードとの間に接続された圧電振動子を有し、該出力ノードから出力される出力信号を位相反転して該入力ノードへ帰還する帰還回路と、
第１のノードと第２のノードとの間に接続され、電源電位が印加されると、該第１のノード上の信号を反転増幅して該第２のノードへ出力し、前記圧電振動子を励振駆動する信号反転増幅回路と、
前記入力ノードと前記第１のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第１のノードとを接続し、オフ状態のときに該入力ノードと該第１のノードとを遮断する第１のスイッチ手段と、
前記第２のノードと前記出力ノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が該第２のノードへ伝搬するまでの伝搬遅延時間の経過後に、オン状態となって該第２のノードと該出力ノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該第２のノードと該出力ノードとを遮断する第２のスイッチ手段と、
を備えたことを特徴とする発振回路。 - 入力ノードと出力信号を出力する出力ノードとの間に接続された圧電振動子を有し、該出力ノードから出力される出力信号を位相反転して該入力ノードへ帰還する帰還回路と、
第１の電源電位と第１のノードとの間に接続され、該第１のノードへ一定の電源電流を供給する電流供給回路と、
前記第１の電源電位と異なる第２の電源電位と前記第１のノードとの間に接続され、第２のノード上の信号によりオン／オフ動作して前記圧電振動子を励振駆動するスイッチング素子と、
前記入力ノードと前記第２のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第２のノードとを接続し、オフ状態のときに該入力ノードと該第２のノードとを遮断する第１のスイッチ手段と、
前記第１のノードと前記出力ノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が該第１のノードへ伝搬するまでの伝搬遅延時間の経過後に、オン状態となって該第１のノードと該出力ノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該第１のノードと該出力ノードとを遮断する第２のスイッチ手段と、
を備えたことを特徴とする発振回路。 - 入力ノードと電位の異なる第１及び第２の電源電位のうちの第２の電源電位との間に接続された圧電振動子及び第１のコンデンサと、
前記入力ノードと前記第２の電源電位との間に接続れ、前記圧電振動子及び前記第１のコンデンサの両端の信号を分圧する第２及び第３のコンデンサと、
出力ノードと第１のノードとの間に接続され、第２のノードと該第１のノードとの電位差に応じた増幅率で該第２のノード上の信号を増幅して該出力ノードから出力信号を出力する帰還増幅器と、
前記入力ノードと前記第２のノードとの間に接続され、第１の制御信号によりオン／オフ動作して、オン状態のときに該入力ノードと該第２のノードとを接続し、オフ状態のときに該入力ノードと該第２のノードとを遮断する第１のスイッチ手段と、
前記第２及び第３のコンデンサの接続点と前記第１のノードとの間に接続され、前記第１の制御信号に同期した第２の制御信号によりオン／オフ動作して、前記第１のスイッチ手段がオン状態になってから前記入力ノード上の信号が前記帰還増幅器で増幅されて前記出力ノードから前記出力信号が出力されるまでの遅延時間の経過後に、オン状態となって該接続点と該第１のノードとを接続し、該第１のスイッチ手段がオフ状態になる前にオフ状態になって該接続点と該第１のノードとを遮断する第２のスイッチ手段と、
を備えたことを特徴とする発振回路。 - 請求項１〜３のいずれか１項に記載の出力ノードに接続され、該出力ノードから出力される出力信号を所定の分周比で分周する分周回路を設けたことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167630A JP4455734B2 (ja) | 2000-06-05 | 2000-06-05 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167630A JP4455734B2 (ja) | 2000-06-05 | 2000-06-05 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345644A JP2001345644A (ja) | 2001-12-14 |
| JP4455734B2 true JP4455734B2 (ja) | 2010-04-21 |
Family
ID=18670758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000167630A Expired - Fee Related JP4455734B2 (ja) | 2000-06-05 | 2000-06-05 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4455734B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5208581B2 (ja) * | 2008-05-27 | 2013-06-12 | 京セラクリスタルデバイス株式会社 | 発振器 |
| JP2011120149A (ja) * | 2009-12-07 | 2011-06-16 | Oki Semiconductor Co Ltd | 発振回路 |
| JP6013070B2 (ja) * | 2012-07-31 | 2016-10-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその制御方法 |
| DE102013111884A1 (de) * | 2013-10-29 | 2015-04-30 | Intel IP Corporation | Vorrichtung und Verfahren zum Erzeugen eines Oszillatorsignals |
| JP6271605B2 (ja) * | 2016-01-12 | 2018-01-31 | 株式会社東芝 | 発振回路 |
-
2000
- 2000-06-05 JP JP2000167630A patent/JP4455734B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001345644A (ja) | 2001-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070604 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090819 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140212 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |