JPH05191168A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH05191168A JPH05191168A JP4020482A JP2048292A JPH05191168A JP H05191168 A JPH05191168 A JP H05191168A JP 4020482 A JP4020482 A JP 4020482A JP 2048292 A JP2048292 A JP 2048292A JP H05191168 A JPH05191168 A JP H05191168A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ集積回路化に好適な定電圧回路を提
供する。 【構成】 定電流回路１ではカレントミラー回路（Ｍ１
１、Ｍ１２）をカレントミラー回路（Ｍ１３、Ｍ１４）
がＫ2 ：１の電流比で駆動し、カレントミラー回路（Ｍ
１４、Ｍ１５）から電圧発生回路２及びオフセット発生
回路３に駆動電流が出力される。電圧発生回路２ではカ
レントミラー回路（Ｍ１、Ｍ２）でＭ３を駆動し負帰還
を掛けＶREF を出力する。オフセット発生回路３は差動
回路（Ｍ２１、Ｍ２２、Ｍ２８）、能動負荷（Ｍ２３、
Ｍ２４）、レベルシフト回路（Ｍ２５、Ｍ２９）、位相
補償回路（Ｍ３０、Ｍ３１、Ｃ２１）、出力回路（Ｍ２
６、Ｍ２７）で構成される。入力はＶREF とＶOUT とで
あるが、差動回路及び能動負荷が能力比を異にする不平
衡対であるので、この回路は入力オフセットを持つ。こ
のオフセット電圧ＶOSの大きさはＲ１１、Ｋ4 、Ｋ5 、
Ｋ6 等で決定されるので、ＶOUT ＝ＶREF −ＶOSと表せ
るＶOUT の温度特性は正負の任意の値に設定できる。
供する。 【構成】 定電流回路１ではカレントミラー回路（Ｍ１
１、Ｍ１２）をカレントミラー回路（Ｍ１３、Ｍ１４）
がＫ2 ：１の電流比で駆動し、カレントミラー回路（Ｍ
１４、Ｍ１５）から電圧発生回路２及びオフセット発生
回路３に駆動電流が出力される。電圧発生回路２ではカ
レントミラー回路（Ｍ１、Ｍ２）でＭ３を駆動し負帰還
を掛けＶREF を出力する。オフセット発生回路３は差動
回路（Ｍ２１、Ｍ２２、Ｍ２８）、能動負荷（Ｍ２３、
Ｍ２４）、レベルシフト回路（Ｍ２５、Ｍ２９）、位相
補償回路（Ｍ３０、Ｍ３１、Ｃ２１）、出力回路（Ｍ２
６、Ｍ２７）で構成される。入力はＶREF とＶOUT とで
あるが、差動回路及び能動負荷が能力比を異にする不平
衡対であるので、この回路は入力オフセットを持つ。こ
のオフセット電圧ＶOSの大きさはＲ１１、Ｋ4 、Ｋ5 、
Ｋ6 等で決定されるので、ＶOUT ＝ＶREF −ＶOSと表せ
るＶOUT の温度特性は正負の任意の値に設定できる。
Description
【０００１】
【産業上の利用分野】本発明は、定電圧回路に係り、特
にＣＭＯＳ集積回路上に形成される定電圧回路に関す
る。
にＣＭＯＳ集積回路上に形成される定電圧回路に関す
る。
【０００２】
【従来の技術】周知のように、従来の定電圧回路は、バ
イポーラトランジスタで構成されるバンドギャップリフ
ァレンス回路が一般的であり、ＭＯＳトランジスタだけ
で構成した実用的な定電圧回路は知られていない。
イポーラトランジスタで構成されるバンドギャップリフ
ァレンス回路が一般的であり、ＭＯＳトランジスタだけ
で構成した実用的な定電圧回路は知られていない。
【０００３】
【発明が解決しようとする課題】しかし、ＭＯＳトラン
ジスタにも種々の利点があり、ＭＯＳ集積回路上に実現
できる定電圧回路の開発が望まれている。その際に注意
すべきことは、定電圧回路は温度特性が良好でなければ
ならないが、ＭＯＳトランジスタでは、製造偏差が大き
く、且つ、温度特性がバイポーラのように直線的ではな
く曲線的であるので、これらの特性をいかに制御するか
が問題となる。
ジスタにも種々の利点があり、ＭＯＳ集積回路上に実現
できる定電圧回路の開発が望まれている。その際に注意
すべきことは、定電圧回路は温度特性が良好でなければ
ならないが、ＭＯＳトランジスタでは、製造偏差が大き
く、且つ、温度特性がバイポーラのように直線的ではな
く曲線的であるので、これらの特性をいかに制御するか
が問題となる。
【０００４】本発明の目的は、ＣＭＯＳ集積回路上に実
現するのに好適な構成の定電圧回路を提供することにあ
る。
現するのに好適な構成の定電圧回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明の定電圧回路は次の如き構成を有する。即
ち、本発明の定電圧回路は、ＭＯＳトランジスタで構成
される定電圧回路であって； この定電圧回路は、定電
流回路とこの定電流回路の出力電流で駆動され接続端に
基準電圧を出力する電圧発生回路とこの電圧発生回路の
出力基準電圧に基づき温度補正動作をし所望特性の定電
圧を出力するオフセット発生回路とからなり； 前記電
圧発生回路は、ソースが直接接地され、ゲートが第１の
抵抗を介して前記定電流回路の出力側に接続され、ドレ
インが直接又は第２の抵抗を介して前記第１の抵抗に接
続される第１のトランジスタと； ソースが直接又は第
３の抵抗を介して接地され、ゲートが前記第１のトラン
ジスタのドレインに接続され、ドレインが第４の抵抗を
介して前記定電流回路の出力側に接続される第２のトラ
ンジスタと； ソースが直接接地され、ゲートが前記第
２のトランジスタのドレインに接続され、ドレインが前
記定電流回路の出力側に直接接続される第３のトランジ
スタと； を備え、前記定電流回路は、ソースが直接接
地され、ゲートとドレインが直接又は第５の抵抗を介し
て接続される第４のトランジスタと； ソースが直接又
は第６の抵抗を介して接地され、ゲートが前記第４のト
ランジスタのドレインに接続される第５のトランジスタ
と； 前記第４及び第５のトランジスタをＫ：１の電流
比で駆動すると共に、前記定電圧回路に駆動電流を供給
するカレントミラー回路と； を備え、前記オフセット
発生回路は、２つのトランジスタの能力比が異なる差動
対で構成される差動回路であって一方の入力が前記電圧
発生回路の出力基準電圧であり、他方の入力が当該オフ
セット発生回路の出力電圧である差動回路と； 前記差
動回路の負荷であって２つのトランジスタの能力比が異
なる差動対で構成される能動負荷と； 前記差動回路の
出力を取り出しそれを前記所望特性の定電圧として外部
に出力する出力回路と； を備えることを特徴とするも
のである。
に、本発明の定電圧回路は次の如き構成を有する。即
ち、本発明の定電圧回路は、ＭＯＳトランジスタで構成
される定電圧回路であって； この定電圧回路は、定電
流回路とこの定電流回路の出力電流で駆動され接続端に
基準電圧を出力する電圧発生回路とこの電圧発生回路の
出力基準電圧に基づき温度補正動作をし所望特性の定電
圧を出力するオフセット発生回路とからなり； 前記電
圧発生回路は、ソースが直接接地され、ゲートが第１の
抵抗を介して前記定電流回路の出力側に接続され、ドレ
インが直接又は第２の抵抗を介して前記第１の抵抗に接
続される第１のトランジスタと； ソースが直接又は第
３の抵抗を介して接地され、ゲートが前記第１のトラン
ジスタのドレインに接続され、ドレインが第４の抵抗を
介して前記定電流回路の出力側に接続される第２のトラ
ンジスタと； ソースが直接接地され、ゲートが前記第
２のトランジスタのドレインに接続され、ドレインが前
記定電流回路の出力側に直接接続される第３のトランジ
スタと； を備え、前記定電流回路は、ソースが直接接
地され、ゲートとドレインが直接又は第５の抵抗を介し
て接続される第４のトランジスタと； ソースが直接又
は第６の抵抗を介して接地され、ゲートが前記第４のト
ランジスタのドレインに接続される第５のトランジスタ
と； 前記第４及び第５のトランジスタをＫ：１の電流
比で駆動すると共に、前記定電圧回路に駆動電流を供給
するカレントミラー回路と； を備え、前記オフセット
発生回路は、２つのトランジスタの能力比が異なる差動
対で構成される差動回路であって一方の入力が前記電圧
発生回路の出力基準電圧であり、他方の入力が当該オフ
セット発生回路の出力電圧である差動回路と； 前記差
動回路の負荷であって２つのトランジスタの能力比が異
なる差動対で構成される能動負荷と； 前記差動回路の
出力を取り出しそれを前記所望特性の定電圧として外部
に出力する出力回路と； を備えることを特徴とするも
のである。
【０００６】
【作用】次に、前記の如く構成される本発明の定電圧回
路の作用を説明する。本発明では、温度特性を持つ定電
流回路で電圧発生回路とオフセット発生回路を駆動し、
電圧発生回路の出力基準電圧をオフセット発生回路で温
度補正して所望特性の定電圧を得る。このとき、オフセ
ット発生回路の出力電圧の温度特性は、正にも負にも零
にも任意の値に設定できる。
路の作用を説明する。本発明では、温度特性を持つ定電
流回路で電圧発生回路とオフセット発生回路を駆動し、
電圧発生回路の出力基準電圧をオフセット発生回路で温
度補正して所望特性の定電圧を得る。このとき、オフセ
ット発生回路の出力電圧の温度特性は、正にも負にも零
にも任意の値に設定できる。
【０００７】従って、本発明によれば、ＣＭＯＳ集積回
路上に実現するのに好適な構成の定電圧回路を提供でき
る。
路上に実現するのに好適な構成の定電圧回路を提供でき
る。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係る定電圧回路を示
す。図１において、この定電圧回路は、定電流回路１と
電圧発生回路２とオフセット発生回路３とで構成され
る。
する。図１は、本発明の一実施例に係る定電圧回路を示
す。図１において、この定電圧回路は、定電流回路１と
電圧発生回路２とオフセット発生回路３とで構成され
る。
【０００９】電圧発生回路２は、３個のＭＯＳトランジ
スタ（Ｍ１、Ｍ２、Ｍ３）を中心に構成される。（第１
の）トランジスタＭ１は、ソースが直接接地され、ゲー
トが（第１の）抵抗Ｒ１を介して定電流回路１の出力側
（トランジスタＭ１５のソース）に接続され、ドレイン
が（第２の）抵抗Ｒ３を介して抵抗Ｒ１に接続される。
つまり、本実施例では、ドレインは直列接続した抵抗Ｒ
３及び同Ｒ１を介して定電流回路１の出力側に接続され
るが、抵抗Ｒ２を省略しドレインとゲートとを直接接続
しても良い。ドレイン・ソース間に存在する内部抵抗を
利用するのである。
スタ（Ｍ１、Ｍ２、Ｍ３）を中心に構成される。（第１
の）トランジスタＭ１は、ソースが直接接地され、ゲー
トが（第１の）抵抗Ｒ１を介して定電流回路１の出力側
（トランジスタＭ１５のソース）に接続され、ドレイン
が（第２の）抵抗Ｒ３を介して抵抗Ｒ１に接続される。
つまり、本実施例では、ドレインは直列接続した抵抗Ｒ
３及び同Ｒ１を介して定電流回路１の出力側に接続され
るが、抵抗Ｒ２を省略しドレインとゲートとを直接接続
しても良い。ドレイン・ソース間に存在する内部抵抗を
利用するのである。
【００１０】（第２の）トランジスタＭ２は、ソースが
直接接地され、ゲートがトランジスタＭ１のドレインに
接続され、ドレインが（第４の）抵抗Ｒ２を介して定電
流回路１の出力側（トランジスタＭ１５のソース）に接
続される。なお、ソースは、所定（第３）の抵抗を介し
て接地しても良い。
直接接地され、ゲートがトランジスタＭ１のドレインに
接続され、ドレインが（第４の）抵抗Ｒ２を介して定電
流回路１の出力側（トランジスタＭ１５のソース）に接
続される。なお、ソースは、所定（第３）の抵抗を介し
て接地しても良い。
【００１１】また、（第３の）トランジスＭ３は、ソー
スが直接接地され、ゲートがトランジスタＭ２のドレイ
ンに接続され、ドレインが定電流回路１の出力側（トラ
ンジスタＭ１５のソース）に直接接続される。
スが直接接地され、ゲートがトランジスタＭ２のドレイ
ンに接続され、ドレインが定電流回路１の出力側（トラ
ンジスタＭ１５のソース）に直接接続される。
【００１２】そして、トランジスタＭ１と同Ｍ２は、ピ
ーキングカレントミラー回路を構成するが、両者間の能
力比は、Ｍ１：Ｍ２＝１：Ｋ1 となっている。
ーキングカレントミラー回路を構成するが、両者間の能
力比は、Ｍ１：Ｍ２＝１：Ｋ1 となっている。
【００１３】次に、定電流回路１は、５つのトランジス
タ（Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５）を中心
に構成される。（第４の）トランジスタＭ１１は、ソー
スが直接接地され、ゲートとドレインが（第５の）抵抗
Ｒ１１を介して接続される。また、（第５の）トランジ
スタＭ１２は、ソースが直接接地され、ゲートがトラン
ジスタＭ１１のドレインに接続される。なお、ソースは
所定（第６の）抵抗を介して接地しても良い。両トラン
ジスタは、ピーキングカレントミラー回路を構成し、能
力比は、Ｍ１１：Ｍ１２＝１：Ｋ1 となっている。
タ（Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５）を中心
に構成される。（第４の）トランジスタＭ１１は、ソー
スが直接接地され、ゲートとドレインが（第５の）抵抗
Ｒ１１を介して接続される。また、（第５の）トランジ
スタＭ１２は、ソースが直接接地され、ゲートがトラン
ジスタＭ１１のドレインに接続される。なお、ソースは
所定（第６の）抵抗を介して接地しても良い。両トラン
ジスタは、ピーキングカレントミラー回路を構成し、能
力比は、Ｍ１１：Ｍ１２＝１：Ｋ1 となっている。
【００１４】また、トランジスタ（Ｍ１３、Ｍ１４）
は、同（Ｍ１１、Ｍ１２）を駆動する（シンプル）カレ
ントミラー回路であり、両者間の能力比は、Ｍ１４：Ｍ
１３＝１：Ｋ2 となっている。この能力比（１：Ｋ2 ）
でもってトランジスタ（Ｍ１１、Ｍ１２）を駆動するの
である。またトランジスタ（Ｍ１４、Ｍ１５）は、電圧
発生回路２に駆動電流を供給する（シンプル）カレント
ミラー回路であり、両者間の能力比は、Ｍ１４：Ｍ１５
＝１：Ｋ3 となっている。
は、同（Ｍ１１、Ｍ１２）を駆動する（シンプル）カレ
ントミラー回路であり、両者間の能力比は、Ｍ１４：Ｍ
１３＝１：Ｋ2 となっている。この能力比（１：Ｋ2 ）
でもってトランジスタ（Ｍ１１、Ｍ１２）を駆動するの
である。またトランジスタ（Ｍ１４、Ｍ１５）は、電圧
発生回路２に駆動電流を供給する（シンプル）カレント
ミラー回路であり、両者間の能力比は、Ｍ１４：Ｍ１５
＝１：Ｋ3 となっている。
【００１５】電圧発生回路２は、定電流回路１との接続
端に基準電圧ＶREF を出力するが、その動作は以下のよ
うになる。すなわち、各トランジスタの駆動電流（ドレ
イン電流）をＩi 、ゲート・ソース間電圧をＶGSi とお
くと、ＶREF ＝ＶGS1 ＋Ｒ１・Ｉ1 、またＶGS1 −Ｖ
GS2 ＝Ｒ３・Ｉ1 であるので、この両式から基準電圧で
あるＶREF は数式１と求まる。一方、スレッショルド電
圧をＶTH、コンダクタンスをβとすると、駆動電流Ｉ1
は数式２、駆動電流Ｉ2 は数式３である。従って、数式
１に数式２と同３を代入すると、基準電圧ＶREF は数式
４と求まる。
端に基準電圧ＶREF を出力するが、その動作は以下のよ
うになる。すなわち、各トランジスタの駆動電流（ドレ
イン電流）をＩi 、ゲート・ソース間電圧をＶGSi とお
くと、ＶREF ＝ＶGS1 ＋Ｒ１・Ｉ1 、またＶGS1 −Ｖ
GS2 ＝Ｒ３・Ｉ1 であるので、この両式から基準電圧で
あるＶREF は数式１と求まる。一方、スレッショルド電
圧をＶTH、コンダクタンスをβとすると、駆動電流Ｉ1
は数式２、駆動電流Ｉ2 は数式３である。従って、数式
１に数式２と同３を代入すると、基準電圧ＶREF は数式
４と求まる。
【００１６】
【数１】
【００１７】
【数２】
【００１８】
【数３】
【００１９】
【数４】
【００２０】数式４において、駆動電流Ｉ1 、同Ｉ2
は、何れもルート（√）圧縮されているので、駆動電流
Ｉ1 及び同Ｉ2 が変化してもその変化幅は圧縮される。
また、定電流回路１の出力電流をＩ0 とすると、これは
トランジスタＭ１５のドレイン電流となり、数式５とな
る。
は、何れもルート（√）圧縮されているので、駆動電流
Ｉ1 及び同Ｉ2 が変化してもその変化幅は圧縮される。
また、定電流回路１の出力電流をＩ0 とすると、これは
トランジスタＭ１５のドレイン電流となり、数式５とな
る。
【００２１】
【数５】
【００２２】つまり、基準電圧ＶREF の上昇に対しトラ
ンジスタＭ３のゲート電圧が上昇しドレイン電流Ｉ3 が
増加すると、数式５から、Ｉ1 ＋Ｉ2 の値が減ることに
なり、基準電圧ＶREF の変化を打ち消すように負帰還が
掛かる。従って、数式４で表される基準電圧ＶREF は、
電流Ｉ1 及び同Ｉ2 の変化に対してほぼ一定値を取り得
る。（Ｍ１、Ｍ２、Ｍ３）は電圧発生回路を構成してい
るのである。
ンジスタＭ３のゲート電圧が上昇しドレイン電流Ｉ3 が
増加すると、数式５から、Ｉ1 ＋Ｉ2 の値が減ることに
なり、基準電圧ＶREF の変化を打ち消すように負帰還が
掛かる。従って、数式４で表される基準電圧ＶREF は、
電流Ｉ1 及び同Ｉ2 の変化に対してほぼ一定値を取り得
る。（Ｍ１、Ｍ２、Ｍ３）は電圧発生回路を構成してい
るのである。
【００２３】ここで、各トランジスタのコンダクタンス
βがそれ程大きくなく、抵抗Ｒ３もそれ程大きくない値
に設定すれば、Ｉ1 とＩ2 の関係は、ほぼ比例するとみ
なせる。即ち、各トランジスタのコンダクタンスβの値
と抵抗Ｒ３の値をＩ1 とＩ2との関係がピーキング特性
とならないように設定すると、両電流の関係は数式６と
表せるので、数式６を数式４に代入すると、基準電圧Ｖ
REF は数式７と表せる。
βがそれ程大きくなく、抵抗Ｒ３もそれ程大きくない値
に設定すれば、Ｉ1 とＩ2 の関係は、ほぼ比例するとみ
なせる。即ち、各トランジスタのコンダクタンスβの値
と抵抗Ｒ３の値をＩ1 とＩ2との関係がピーキング特性
とならないように設定すると、両電流の関係は数式６と
表せるので、数式６を数式４に代入すると、基準電圧Ｖ
REF は数式７と表せる。
【００２４】
【数６】
【００２５】
【数７】
【００２６】次に、定電流回路１では、トランジスタの
コンダクタンスをβとすると、トランジスタＭ１１のコ
レクタ電流Ｉ11は数式８、トランジスタＭ１２のコレク
タ電流Ｉ12は数式９、両トランジスタのゲート・ソース
間電圧の差は数式１０、またＭ１３とＭ１４は電流比が
Ｋ2 ：１のカレントミラー回路であるので、電流Ｉ11と
同Ｉ12の関係は数式１１となる。
コンダクタンスをβとすると、トランジスタＭ１１のコ
レクタ電流Ｉ11は数式８、トランジスタＭ１２のコレク
タ電流Ｉ12は数式９、両トランジスタのゲート・ソース
間電圧の差は数式１０、またＭ１３とＭ１４は電流比が
Ｋ2 ：１のカレントミラー回路であるので、電流Ｉ11と
同Ｉ12の関係は数式１１となる。
【００２７】
【数８】
【００２８】
【数９】
【００２９】
【数１０】
【００３０】
【数１１】
【００３１】数式８〜同１１を解くと、数式１２が得ら
れ、結局数式１３が得られる。
れ、結局数式１３が得られる。
【００３２】
【数１２】
【００３３】
【数１３】
【００３４】そして、Ｉ11＞０であるので、数式１４と
なり、従ってＩ11は数式１５、Ｉ12は数式１６と求ま
る。
なり、従ってＩ11は数式１５、Ｉ12は数式１６と求ま
る。
【００３５】
【数１４】
【００３６】
【数１５】
【００３７】
【数１６】
【００３８】従って、出力電流Ｉ0 はＩ12のＫ3 倍とな
り、数式１７と求まる。
り、数式１７と求まる。
【００３９】
【数１７】
【００４０】そして、Ｉ1 とＩ0 の関係が数式１８で表
せるとすると、数式７から、基準電圧ＶREF は数式１９
となり、これに数式１７を代入すると、数式２０と表せ
る。
せるとすると、数式７から、基準電圧ＶREF は数式１９
となり、これに数式１７を代入すると、数式２０と表せ
る。
【００４１】
【数１８】
【００４２】
【数１９】
【００４３】
【数２０】
【００４４】次に、オフセット発生回路３は、差動対ト
ランジスタ（Ｍ２１、Ｍ２２）とこれを駆動する定電流
源たるトランジスタＭ２８とで構成される差動回路と、
２つのトランジスタ（Ｍ２３、Ｍ２４）で構成される能
動負荷と、トランジスタＭ２５と定電流源たるトランジ
スタＭ２９とで構成されるレベルシフト回路と、コンデ
ンサＣ２１及び２つのトランジスタ（Ｍ３０、Ｍ３１）
で構成される位相補償回路と、２つのトランジスタ（Ｍ
２６、Ｍ２７）で構成される出力回路とで構成される。
ランジスタ（Ｍ２１、Ｍ２２）とこれを駆動する定電流
源たるトランジスタＭ２８とで構成される差動回路と、
２つのトランジスタ（Ｍ２３、Ｍ２４）で構成される能
動負荷と、トランジスタＭ２５と定電流源たるトランジ
スタＭ２９とで構成されるレベルシフト回路と、コンデ
ンサＣ２１及び２つのトランジスタ（Ｍ３０、Ｍ３１）
で構成される位相補償回路と、２つのトランジスタ（Ｍ
２６、Ｍ２７）で構成される出力回路とで構成される。
【００４５】差動回路では、差動対（Ｍ２１、Ｍ２２）
の一方のトランジスタＭ２１のゲートに電圧発生回路２
からの基準電圧ＶREF が印加され、他方のトランジスタ
Ｍ２２のゲートに出力回路から出力電圧ＶOUT が印加さ
れる。また差動対の駆動トランジスタＭ２８は、ソース
が直接接地され、ゲートがトランジスタＭ１２のドレイ
ンに接続される。そして、差動対と電源ＶDD間に能動負
荷（Ｍ２３、Ｍ２４）が設けられ、差動回路の出力がレ
ベルシフト回路及び出力回路に与えられる。
の一方のトランジスタＭ２１のゲートに電圧発生回路２
からの基準電圧ＶREF が印加され、他方のトランジスタ
Ｍ２２のゲートに出力回路から出力電圧ＶOUT が印加さ
れる。また差動対の駆動トランジスタＭ２８は、ソース
が直接接地され、ゲートがトランジスタＭ１２のドレイ
ンに接続される。そして、差動対と電源ＶDD間に能動負
荷（Ｍ２３、Ｍ２４）が設けられ、差動回路の出力がレ
ベルシフト回路及び出力回路に与えられる。
【００４６】ここに、差動対（Ｍ２１、Ｍ２２）は、能
力比が、Ｍ２１：Ｍ２２＝１：Ｋ4の不平衡差動対であ
り、その駆動トランジスタＭ２８は、Ｍ２１との関係で
能力比が、Ｍ２１：Ｍ２８＝１：Ｋ6 である。また、能
動負荷（Ｍ２３、Ｍ２４）は、能力比が、Ｍ２３：Ｍ２
４＝Ｋ5 ：１の不平衡差動対である。つまり、総じて入
力オフセット（電圧ＶOS）を持った回路になっている。
力比が、Ｍ２１：Ｍ２２＝１：Ｋ4の不平衡差動対であ
り、その駆動トランジスタＭ２８は、Ｍ２１との関係で
能力比が、Ｍ２１：Ｍ２８＝１：Ｋ6 である。また、能
動負荷（Ｍ２３、Ｍ２４）は、能力比が、Ｍ２３：Ｍ２
４＝Ｋ5 ：１の不平衡差動対である。つまり、総じて入
力オフセット（電圧ＶOS）を持った回路になっている。
【００４７】レベルシフト回路では、トランジスタＭ２
５のゲートに差動回路の出力が印加され、これを駆動す
るトランジスタＭ２９のゲートがトランジスタＭ１１の
ドレインに接続される。
５のゲートに差動回路の出力が印加され、これを駆動す
るトランジスタＭ２９のゲートがトランジスタＭ１１の
ドレインに接続される。
【００４８】出力回路では、トランジスタＭ２６のゲー
トに差動回路の出力が印加され、これを駆動するトラン
ジスタＭ２７のゲートがトランジスタＭ２９のドレイン
に接続される。トランジスタＭ２６は電圧通過素子であ
り、電圧ＶOUT を出力する。
トに差動回路の出力が印加され、これを駆動するトラン
ジスタＭ２７のゲートがトランジスタＭ２９のドレイン
に接続される。トランジスタＭ２６は電圧通過素子であ
り、電圧ＶOUT を出力する。
【００４９】また、位相補償回路では、２つのトランジ
スタ（Ｍ３０、Ｍ３１）が等価的に抵抗として機能し、
コンデンサＣ２１と共に出力回路の入出力間の位相補償
をしている。
スタ（Ｍ３０、Ｍ３１）が等価的に抵抗として機能し、
コンデンサＣ２１と共に出力回路の入出力間の位相補償
をしている。
【００５０】まず、差動回路では、トランジスタＭ２１
のコンダクタンスをβ2 とすると、トランジスタＭ２２
のコンダクタンスはＫ4 ・β2 となるので、トランジス
タＭ２１のドレイン電流Ｉ21は数式２１、トランジスタ
Ｍ２２のドレイン電流Ｉ22は数式２２、両ドレイン電流
の和は数式２３とおくことができる。またオフセット電
圧ＶOSは両トランジスタのゲート・ソース間電圧の差で
表せる（数式２４）。
のコンダクタンスをβ2 とすると、トランジスタＭ２２
のコンダクタンスはＫ4 ・β2 となるので、トランジス
タＭ２１のドレイン電流Ｉ21は数式２１、トランジスタ
Ｍ２２のドレイン電流Ｉ22は数式２２、両ドレイン電流
の和は数式２３とおくことができる。またオフセット電
圧ＶOSは両トランジスタのゲート・ソース間電圧の差で
表せる（数式２４）。
【００５１】
【数２１】
【００５２】
【数２２】
【００５３】
【数２３】
【００５４】
【数２４】
【００５５】そして、不平衡対差動対である２つのトラ
ンジスタ（Ｍ２３、Ｍ２４）からなる能動負荷は、カレ
ントミラー回路を構成し、Ｉ21＝Ｋ5 ・Ｉ22の関係を維
持するように動作するので、結局この関係と数式２３か
ら、Ｉ21は数式２５、Ｉ22は数式２６と求まるので、こ
れらを数式２１、同２２に代入し数式２４を用いて整理
すれば、数式２７のようにオフセット電圧ＶOSが求ま
る。そして、β2 ／β＝Ｋ7 とおいて、数式１６を代入
すると、オフセット電圧ＶOSは数式２８と求まり、コン
ダクタンスの平方根に反比例することが解る。
ンジスタ（Ｍ２３、Ｍ２４）からなる能動負荷は、カレ
ントミラー回路を構成し、Ｉ21＝Ｋ5 ・Ｉ22の関係を維
持するように動作するので、結局この関係と数式２３か
ら、Ｉ21は数式２５、Ｉ22は数式２６と求まるので、こ
れらを数式２１、同２２に代入し数式２４を用いて整理
すれば、数式２７のようにオフセット電圧ＶOSが求ま
る。そして、β2 ／β＝Ｋ7 とおいて、数式１６を代入
すると、オフセット電圧ＶOSは数式２８と求まり、コン
ダクタンスの平方根に反比例することが解る。
【００５６】
【数２５】
【００５７】
【数２６】
【００５８】
【数２７】
【００５９】
【数２８】
【００６０】ここで、当該定電圧回路の出力電圧ＶOUT
は、ＶOUT ＝ＶREF −ＶOSであるので、これに数式２０
と同２８を代入して数式２９と表せる。
は、ＶOUT ＝ＶREF −ＶOSであるので、これに数式２０
と同２８を代入して数式２９と表せる。
【００６１】
【数２９】
【００６２】一方、文献“MOS Integrated Circuits ”
(W.M.Penney and L.Lau 共著、VANNOSTRAND COMPANY）
によれば、スレッショルド電圧ＶTHは、低プロセスで
は、約−２．７ｍＶ／deg 、即ち、数式３０である。
(W.M.Penney and L.Lau 共著、VANNOSTRAND COMPANY）
によれば、スレッショルド電圧ＶTHは、低プロセスで
は、約−２．７ｍＶ／deg 、即ち、数式３０である。
【００６３】
【数３０】
【００６４】また、コンダクタンスβは、モビリティμ
n 、単位面積当たりのゲート酸化膜容量ＣOX、ゲート幅
Ｗ、ゲート長Ｌを用いて、数式３１と表されるが、モビ
リティμn の温度特性の１次近似として数式３２と表さ
れるので、１／βは数式３３と表される。なお、β0 は
β（Ｔ0 ）を表す。
n 、単位面積当たりのゲート酸化膜容量ＣOX、ゲート幅
Ｗ、ゲート長Ｌを用いて、数式３１と表されるが、モビ
リティμn の温度特性の１次近似として数式３２と表さ
れるので、１／βは数式３３と表される。なお、β0 は
β（Ｔ0 ）を表す。
【００６５】
【数３１】
【００６６】
【数３２】
【００６７】
【数３３】
【００６８】従って、Ｔ0 ＝３００°Ｋとすると、数式
３３の温度微分値は数式３４と表せる。
３３の温度微分値は数式３４と表せる。
【００６９】
【数３４】
【００７０】そこで、数式２９を温度で微分すると数式
３５となり、Ｔ＝Ｔ0 での温度微分値は数式３６となる
ので、Ｔ0 ＝３００°Ｋとすると数式３７が得られる。
３５となり、Ｔ＝Ｔ0 での温度微分値は数式３６となる
ので、Ｔ0 ＝３００°Ｋとすると数式３７が得られる。
【００７１】
【数３５】
【００７２】
【数３６】
【００７３】
【数３７】
【００７４】そして、Ｔ＝３００°Ｋでの出力電圧Ｖ
OUT の温度微分値を０とおくと、数式３０から、数式３
８となる。
OUT の温度微分値を０とおくと、数式３０から、数式３
８となる。
【００７５】
【数３８】
【００７６】例えばＴ＝３００°Ｋで、（１／Ｒ11)(ｄ
Ｒ11／ｄＴ）＝0.0006／deg とおくと、数式３９であれ
ば、Ｔ＝３００°Ｋで、ｄＶOUT ／ｄＴ＝０が成り立
つ。従って、Ｔ＝３００°Ｋのときに、ＶTH＝０．７Ｖ
とすれば、ＶOUT ＝1.314 Ｖとなり、出力電圧ＶOUT の
温度特性は零となる。
Ｒ11／ｄＴ）＝0.0006／deg とおくと、数式３９であれ
ば、Ｔ＝３００°Ｋで、ｄＶOUT ／ｄＴ＝０が成り立
つ。従って、Ｔ＝３００°Ｋのときに、ＶTH＝０．７Ｖ
とすれば、ＶOUT ＝1.314 Ｖとなり、出力電圧ＶOUT の
温度特性は零となる。
【００７７】
【数３９】
【００７８】そして、数式２８から、オフセット電圧Ｖ
OSの大きさは、抵抗Ｒ１１とＫ4 、Ｋ5 、Ｋ6 、Ｋ7 の
定数とで決定される。従って、ＶOUT ＝ＶREF −ＶOSで
表される出力電圧ＶOUT の値も数式３５で表される出力
電圧ＶOUT の温度特性も自由に設定でき、例えば出力電
圧ＶOUT の温度特性は正負の任意の値に設定可能であ
る。
OSの大きさは、抵抗Ｒ１１とＫ4 、Ｋ5 、Ｋ6 、Ｋ7 の
定数とで決定される。従って、ＶOUT ＝ＶREF −ＶOSで
表される出力電圧ＶOUT の値も数式３５で表される出力
電圧ＶOUT の温度特性も自由に設定でき、例えば出力電
圧ＶOUT の温度特性は正負の任意の値に設定可能であ
る。
【００７９】図２は、ＳＰＩＣＥシミュレーション結果
を示す。図２には、ＶDD≧４Ｖの範囲で示してあるが、
基準電圧ＶREF が正の温度特性を持っているのに対し、
出力電圧ＶOUT の温度特性はほぼ零となっているのが解
る。なお、条件は、抵抗の温度特性を0.0006／deg 、定
電流回路のトランジスタの（Ｍ１１、Ｍ１２）の（Ｗ／
Ｌ）を（５０μ／５μ）、ＶTH＝０．７６Ｖ、Ｒ１１＝
１．８ＫΩ、Ｒ１＝Ｒ２＝６ＫΩ、Ｒ３＝９００Ω、Ｋ
1 ＝２、Ｋ2 ＝４、Ｋ3 ＝２、Ｋ4 ＝４、Ｋ5＝４、Ｋ6
＝１／２、ｔOX（ゲート酸化膜厚）＝２８０オングス
トロームとしてある。
を示す。図２には、ＶDD≧４Ｖの範囲で示してあるが、
基準電圧ＶREF が正の温度特性を持っているのに対し、
出力電圧ＶOUT の温度特性はほぼ零となっているのが解
る。なお、条件は、抵抗の温度特性を0.0006／deg 、定
電流回路のトランジスタの（Ｍ１１、Ｍ１２）の（Ｗ／
Ｌ）を（５０μ／５μ）、ＶTH＝０．７６Ｖ、Ｒ１１＝
１．８ＫΩ、Ｒ１＝Ｒ２＝６ＫΩ、Ｒ３＝９００Ω、Ｋ
1 ＝２、Ｋ2 ＝４、Ｋ3 ＝２、Ｋ4 ＝４、Ｋ5＝４、Ｋ6
＝１／２、ｔOX（ゲート酸化膜厚）＝２８０オングス
トロームとしてある。
【００８０】
【発明の効果】以上説明したように、本発明の定電圧回
路によれば、温度特性を持つ定電流回路で電圧発生回路
とオフセット発生回路を駆動し、電圧発生回路の出力基
準電圧をオフセット発生回路で温度補正して所望特性の
定電圧を得る。このとき、オフセット発生回路の出力電
圧の温度特性は、正にも負にも零にも任意の値に設定で
きる。従って、本発明によれば、ＣＭＯＳ集積回路上に
実現するのに好適な構成の定電圧回路を提供できる効果
がある。
路によれば、温度特性を持つ定電流回路で電圧発生回路
とオフセット発生回路を駆動し、電圧発生回路の出力基
準電圧をオフセット発生回路で温度補正して所望特性の
定電圧を得る。このとき、オフセット発生回路の出力電
圧の温度特性は、正にも負にも零にも任意の値に設定で
きる。従って、本発明によれば、ＣＭＯＳ集積回路上に
実現するのに好適な構成の定電圧回路を提供できる効果
がある。
【図１】本発明の一実施例に係る定電圧回路の回路図で
ある。
ある。
【図２】出力電圧の温度特性図（ＳＰＩＣＥシミュレー
ション図）である。
ション図）である。
１ 定電流回路 ２ 電圧発生回路 ３ オフセット発生回路 Ｍ１〜Ｍ３ ＭＯＳトランジスタ Ｍ１１〜Ｍ１５ ＭＯＳトランジスタ Ｍ２１〜Ｍ３１ ＭＯＳトランジスタ Ｒ１〜Ｒ３ 抵抗 Ｒ１１ 抵抗 Ｃ２１ コンデンサ ＶDD 電源 ＶREF 基準電圧 ＶOUT 出力電圧 Ｋ1 能力比 Ｋ2 能力比 Ｋ3 能力比 Ｋ4 能力比 Ｋ5 能力比 Ｋ6 能力比
Claims (1)
- 【請求項１】 ＭＯＳトランジスタで構成される定電圧
回路であって； この定電圧回路は、定電流回路とこの
定電流回路の出力電流で駆動され接続端に基準電圧を出
力する電圧発生回路とこの電圧発生回路の出力基準電圧
に基づき温度補正動作をし所望特性の定電圧を出力する
オフセット発生回路とからなり； 前記電圧発生回路
は、ソースが直接接地され、ゲートが第１の抵抗を介し
て前記定電流回路の出力側に接続され、ドレインが直接
又は第２の抵抗を介して前記第１の抵抗に接続される第
１のトランジスタと； ソースが直接又は第３の抵抗を
介して接地され、ゲートが前記第１のトランジスタのド
レインに接続され、ドレインが第４の抵抗を介して前記
定電流回路の出力側に接続される第２のトランジスタ
と； ソースが直接接地され、ゲートが前記第２のトラ
ンジスタのドレインに接続され、ドレインが前記定電流
回路の出力側に直接接続される第３のトランジスタと；
を備え、前記定電流回路は、ソースが直接接地され、
ゲートとドレインが直接又は第５の抵抗を介して接続さ
れる第４のトランジスタと； ソースが直接又は第６の
抵抗を介して接地され、ゲートが前記第４のトランジス
タのドレインに接続される第５のトランジスタと； 前
記第４及び第５のトランジスタをＫ：１の電流比で駆動
すると共に、前記定電圧回路に駆動電流を供給するカレ
ントミラー回路と； を備え、前記オフセット発生回路
は、２つのトランジスタの能力比が異なる差動対で構成
される差動回路であって一方の入力が前記電圧発生回路
の出力基準電圧であり、他方の入力が当該オフセット発
生回路の出力電圧である差動回路と； 前記差動回路の
負荷であって２つのトランジスタの能力比が異なる差動
対で構成される能動負荷と； 前記差動回路の出力を取
り出しそれを前記所望特性の定電圧として外部に出力す
る出力回路と； を備えることを特徴とする定電圧回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020482A JP2876865B2 (ja) | 1992-01-09 | 1992-01-09 | 定電圧回路 |
| US07/974,709 US5373226A (en) | 1991-11-15 | 1992-11-12 | Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor |
| GB9608050A GB2298724B (en) | 1991-11-15 | 1992-11-13 | Constant voltage circuit |
| GB9518407A GB2291512B (en) | 1991-11-15 | 1992-11-13 | Reference voltage generating circuit to be used for a constant voltage circuit formed of fets |
| GB9223807A GB2261535B (en) | 1991-11-15 | 1992-11-13 | Constant voltage circuit and reference voltage generating circuit to be used therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020482A JP2876865B2 (ja) | 1992-01-09 | 1992-01-09 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191168A true JPH05191168A (ja) | 1993-07-30 |
| JP2876865B2 JP2876865B2 (ja) | 1999-03-31 |
Family
ID=12028350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020482A Expired - Lifetime JP2876865B2 (ja) | 1991-11-15 | 1992-01-09 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876865B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007060485A (ja) * | 2005-08-26 | 2007-03-08 | Seiko Instruments Inc | Ｃｍｏｓ定電流回路および差動増幅器 |
| US7408385B2 (en) | 2005-05-02 | 2008-08-05 | Seiko Epson Corporation | Receiver circuit, differential signal receiver circuit, interface circuit, and electronic instrument |
| US7573336B2 (en) | 2007-02-01 | 2009-08-11 | Sharp Kabushiki Kaisha | Power amplifier and multistage amplification circuit including same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180799U (ja) * | 1984-05-11 | 1985-11-30 | 三菱重工業株式会社 | 送風機 |
-
1992
- 1992-01-09 JP JP4020482A patent/JP2876865B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180799U (ja) * | 1984-05-11 | 1985-11-30 | 三菱重工業株式会社 | 送風機 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408385B2 (en) | 2005-05-02 | 2008-08-05 | Seiko Epson Corporation | Receiver circuit, differential signal receiver circuit, interface circuit, and electronic instrument |
| JP2007060485A (ja) * | 2005-08-26 | 2007-03-08 | Seiko Instruments Inc | Ｃｍｏｓ定電流回路および差動増幅器 |
| US7573336B2 (en) | 2007-02-01 | 2009-08-11 | Sharp Kabushiki Kaisha | Power amplifier and multistage amplification circuit including same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2876865B2 (ja) | 1999-03-31 |
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