JPH05191168A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH05191168A JPH05191168A JP4020482A JP2048292A JPH05191168A JP H05191168 A JPH05191168 A JP H05191168A JP 4020482 A JP4020482 A JP 4020482A JP 2048292 A JP2048292 A JP 2048292A JP H05191168 A JPH05191168 A JP H05191168A
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Abstract
(57)【要約】
【目的】 CMOS集積回路化に好適な定電圧回路を提
供する。 【構成】 定電流回路1ではカレントミラー回路(M1
1、M12)をカレントミラー回路(M13、M14)
がK2 :1の電流比で駆動し、カレントミラー回路(M
14、M15)から電圧発生回路2及びオフセット発生
回路3に駆動電流が出力される。電圧発生回路2ではカ
レントミラー回路(M1、M2)でM3を駆動し負帰還
を掛けVREF を出力する。オフセット発生回路3は差動
回路(M21、M22、M28)、能動負荷(M23、
M24)、レベルシフト回路(M25、M29)、位相
補償回路(M30、M31、C21)、出力回路(M2
6、M27)で構成される。入力はVREF とVOUT とで
あるが、差動回路及び能動負荷が能力比を異にする不平
衡対であるので、この回路は入力オフセットを持つ。こ
のオフセット電圧VOSの大きさはR11、K4 、K5 、
K6 等で決定されるので、VOUT =VREF −VOSと表せ
るVOUT の温度特性は正負の任意の値に設定できる。
供する。 【構成】 定電流回路1ではカレントミラー回路(M1
1、M12)をカレントミラー回路(M13、M14)
がK2 :1の電流比で駆動し、カレントミラー回路(M
14、M15)から電圧発生回路2及びオフセット発生
回路3に駆動電流が出力される。電圧発生回路2ではカ
レントミラー回路(M1、M2)でM3を駆動し負帰還
を掛けVREF を出力する。オフセット発生回路3は差動
回路(M21、M22、M28)、能動負荷(M23、
M24)、レベルシフト回路(M25、M29)、位相
補償回路(M30、M31、C21)、出力回路(M2
6、M27)で構成される。入力はVREF とVOUT とで
あるが、差動回路及び能動負荷が能力比を異にする不平
衡対であるので、この回路は入力オフセットを持つ。こ
のオフセット電圧VOSの大きさはR11、K4 、K5 、
K6 等で決定されるので、VOUT =VREF −VOSと表せ
るVOUT の温度特性は正負の任意の値に設定できる。
Description
【0001】
【産業上の利用分野】本発明は、定電圧回路に係り、特
にCMOS集積回路上に形成される定電圧回路に関す
る。
にCMOS集積回路上に形成される定電圧回路に関す
る。
【0002】
【従来の技術】周知のように、従来の定電圧回路は、バ
イポーラトランジスタで構成されるバンドギャップリフ
ァレンス回路が一般的であり、MOSトランジスタだけ
で構成した実用的な定電圧回路は知られていない。
イポーラトランジスタで構成されるバンドギャップリフ
ァレンス回路が一般的であり、MOSトランジスタだけ
で構成した実用的な定電圧回路は知られていない。
【0003】
【発明が解決しようとする課題】しかし、MOSトラン
ジスタにも種々の利点があり、MOS集積回路上に実現
できる定電圧回路の開発が望まれている。その際に注意
すべきことは、定電圧回路は温度特性が良好でなければ
ならないが、MOSトランジスタでは、製造偏差が大き
く、且つ、温度特性がバイポーラのように直線的ではな
く曲線的であるので、これらの特性をいかに制御するか
が問題となる。
ジスタにも種々の利点があり、MOS集積回路上に実現
できる定電圧回路の開発が望まれている。その際に注意
すべきことは、定電圧回路は温度特性が良好でなければ
ならないが、MOSトランジスタでは、製造偏差が大き
く、且つ、温度特性がバイポーラのように直線的ではな
く曲線的であるので、これらの特性をいかに制御するか
が問題となる。
【0004】本発明の目的は、CMOS集積回路上に実
現するのに好適な構成の定電圧回路を提供することにあ
る。
現するのに好適な構成の定電圧回路を提供することにあ
る。
【0005】
【課題を解決するための手段】前記目的を達成するため
に、本発明の定電圧回路は次の如き構成を有する。即
ち、本発明の定電圧回路は、MOSトランジスタで構成
される定電圧回路であって; この定電圧回路は、定電
流回路とこの定電流回路の出力電流で駆動され接続端に
基準電圧を出力する電圧発生回路とこの電圧発生回路の
出力基準電圧に基づき温度補正動作をし所望特性の定電
圧を出力するオフセット発生回路とからなり; 前記電
圧発生回路は、ソースが直接接地され、ゲートが第1の
抵抗を介して前記定電流回路の出力側に接続され、ドレ
インが直接又は第2の抵抗を介して前記第1の抵抗に接
続される第1のトランジスタと; ソースが直接又は第
3の抵抗を介して接地され、ゲートが前記第1のトラン
ジスタのドレインに接続され、ドレインが第4の抵抗を
介して前記定電流回路の出力側に接続される第2のトラ
ンジスタと; ソースが直接接地され、ゲートが前記第
2のトランジスタのドレインに接続され、ドレインが前
記定電流回路の出力側に直接接続される第3のトランジ
スタと; を備え、前記定電流回路は、ソースが直接接
地され、ゲートとドレインが直接又は第5の抵抗を介し
て接続される第4のトランジスタと; ソースが直接又
は第6の抵抗を介して接地され、ゲートが前記第4のト
ランジスタのドレインに接続される第5のトランジスタ
と; 前記第4及び第5のトランジスタをK:1の電流
比で駆動すると共に、前記定電圧回路に駆動電流を供給
するカレントミラー回路と; を備え、前記オフセット
発生回路は、2つのトランジスタの能力比が異なる差動
対で構成される差動回路であって一方の入力が前記電圧
発生回路の出力基準電圧であり、他方の入力が当該オフ
セット発生回路の出力電圧である差動回路と; 前記差
動回路の負荷であって2つのトランジスタの能力比が異
なる差動対で構成される能動負荷と; 前記差動回路の
出力を取り出しそれを前記所望特性の定電圧として外部
に出力する出力回路と; を備えることを特徴とするも
のである。
に、本発明の定電圧回路は次の如き構成を有する。即
ち、本発明の定電圧回路は、MOSトランジスタで構成
される定電圧回路であって; この定電圧回路は、定電
流回路とこの定電流回路の出力電流で駆動され接続端に
基準電圧を出力する電圧発生回路とこの電圧発生回路の
出力基準電圧に基づき温度補正動作をし所望特性の定電
圧を出力するオフセット発生回路とからなり; 前記電
圧発生回路は、ソースが直接接地され、ゲートが第1の
抵抗を介して前記定電流回路の出力側に接続され、ドレ
インが直接又は第2の抵抗を介して前記第1の抵抗に接
続される第1のトランジスタと; ソースが直接又は第
3の抵抗を介して接地され、ゲートが前記第1のトラン
ジスタのドレインに接続され、ドレインが第4の抵抗を
介して前記定電流回路の出力側に接続される第2のトラ
ンジスタと; ソースが直接接地され、ゲートが前記第
2のトランジスタのドレインに接続され、ドレインが前
記定電流回路の出力側に直接接続される第3のトランジ
スタと; を備え、前記定電流回路は、ソースが直接接
地され、ゲートとドレインが直接又は第5の抵抗を介し
て接続される第4のトランジスタと; ソースが直接又
は第6の抵抗を介して接地され、ゲートが前記第4のト
ランジスタのドレインに接続される第5のトランジスタ
と; 前記第4及び第5のトランジスタをK:1の電流
比で駆動すると共に、前記定電圧回路に駆動電流を供給
するカレントミラー回路と; を備え、前記オフセット
発生回路は、2つのトランジスタの能力比が異なる差動
対で構成される差動回路であって一方の入力が前記電圧
発生回路の出力基準電圧であり、他方の入力が当該オフ
セット発生回路の出力電圧である差動回路と; 前記差
動回路の負荷であって2つのトランジスタの能力比が異
なる差動対で構成される能動負荷と; 前記差動回路の
出力を取り出しそれを前記所望特性の定電圧として外部
に出力する出力回路と; を備えることを特徴とするも
のである。
【0006】
【作用】次に、前記の如く構成される本発明の定電圧回
路の作用を説明する。本発明では、温度特性を持つ定電
流回路で電圧発生回路とオフセット発生回路を駆動し、
電圧発生回路の出力基準電圧をオフセット発生回路で温
度補正して所望特性の定電圧を得る。このとき、オフセ
ット発生回路の出力電圧の温度特性は、正にも負にも零
にも任意の値に設定できる。
路の作用を説明する。本発明では、温度特性を持つ定電
流回路で電圧発生回路とオフセット発生回路を駆動し、
電圧発生回路の出力基準電圧をオフセット発生回路で温
度補正して所望特性の定電圧を得る。このとき、オフセ
ット発生回路の出力電圧の温度特性は、正にも負にも零
にも任意の値に設定できる。
【0007】従って、本発明によれば、CMOS集積回
路上に実現するのに好適な構成の定電圧回路を提供でき
る。
路上に実現するのに好適な構成の定電圧回路を提供でき
る。
【0008】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図1は、本発明の一実施例に係る定電圧回路を示
す。図1において、この定電圧回路は、定電流回路1と
電圧発生回路2とオフセット発生回路3とで構成され
る。
する。図1は、本発明の一実施例に係る定電圧回路を示
す。図1において、この定電圧回路は、定電流回路1と
電圧発生回路2とオフセット発生回路3とで構成され
る。
【0009】電圧発生回路2は、3個のMOSトランジ
スタ(M1、M2、M3)を中心に構成される。(第1
の)トランジスタM1は、ソースが直接接地され、ゲー
トが(第1の)抵抗R1を介して定電流回路1の出力側
(トランジスタM15のソース)に接続され、ドレイン
が(第2の)抵抗R3を介して抵抗R1に接続される。
つまり、本実施例では、ドレインは直列接続した抵抗R
3及び同R1を介して定電流回路1の出力側に接続され
るが、抵抗R2を省略しドレインとゲートとを直接接続
しても良い。ドレイン・ソース間に存在する内部抵抗を
利用するのである。
スタ(M1、M2、M3)を中心に構成される。(第1
の)トランジスタM1は、ソースが直接接地され、ゲー
トが(第1の)抵抗R1を介して定電流回路1の出力側
(トランジスタM15のソース)に接続され、ドレイン
が(第2の)抵抗R3を介して抵抗R1に接続される。
つまり、本実施例では、ドレインは直列接続した抵抗R
3及び同R1を介して定電流回路1の出力側に接続され
るが、抵抗R2を省略しドレインとゲートとを直接接続
しても良い。ドレイン・ソース間に存在する内部抵抗を
利用するのである。
【0010】(第2の)トランジスタM2は、ソースが
直接接地され、ゲートがトランジスタM1のドレインに
接続され、ドレインが(第4の)抵抗R2を介して定電
流回路1の出力側(トランジスタM15のソース)に接
続される。なお、ソースは、所定(第3)の抵抗を介し
て接地しても良い。
直接接地され、ゲートがトランジスタM1のドレインに
接続され、ドレインが(第4の)抵抗R2を介して定電
流回路1の出力側(トランジスタM15のソース)に接
続される。なお、ソースは、所定(第3)の抵抗を介し
て接地しても良い。
【0011】また、(第3の)トランジスM3は、ソー
スが直接接地され、ゲートがトランジスタM2のドレイ
ンに接続され、ドレインが定電流回路1の出力側(トラ
ンジスタM15のソース)に直接接続される。
スが直接接地され、ゲートがトランジスタM2のドレイ
ンに接続され、ドレインが定電流回路1の出力側(トラ
ンジスタM15のソース)に直接接続される。
【0012】そして、トランジスタM1と同M2は、ピ
ーキングカレントミラー回路を構成するが、両者間の能
力比は、M1:M2=1:K1 となっている。
ーキングカレントミラー回路を構成するが、両者間の能
力比は、M1:M2=1:K1 となっている。
【0013】次に、定電流回路1は、5つのトランジス
タ(M11、M12、M13、M14、M15)を中心
に構成される。(第4の)トランジスタM11は、ソー
スが直接接地され、ゲートとドレインが(第5の)抵抗
R11を介して接続される。また、(第5の)トランジ
スタM12は、ソースが直接接地され、ゲートがトラン
ジスタM11のドレインに接続される。なお、ソースは
所定(第6の)抵抗を介して接地しても良い。両トラン
ジスタは、ピーキングカレントミラー回路を構成し、能
力比は、M11:M12=1:K1 となっている。
タ(M11、M12、M13、M14、M15)を中心
に構成される。(第4の)トランジスタM11は、ソー
スが直接接地され、ゲートとドレインが(第5の)抵抗
R11を介して接続される。また、(第5の)トランジ
スタM12は、ソースが直接接地され、ゲートがトラン
ジスタM11のドレインに接続される。なお、ソースは
所定(第6の)抵抗を介して接地しても良い。両トラン
ジスタは、ピーキングカレントミラー回路を構成し、能
力比は、M11:M12=1:K1 となっている。
【0014】また、トランジスタ(M13、M14)
は、同(M11、M12)を駆動する(シンプル)カレ
ントミラー回路であり、両者間の能力比は、M14:M
13=1:K2 となっている。この能力比(1:K2 )
でもってトランジスタ(M11、M12)を駆動するの
である。またトランジスタ(M14、M15)は、電圧
発生回路2に駆動電流を供給する(シンプル)カレント
ミラー回路であり、両者間の能力比は、M14:M15
=1:K3 となっている。
は、同(M11、M12)を駆動する(シンプル)カレ
ントミラー回路であり、両者間の能力比は、M14:M
13=1:K2 となっている。この能力比(1:K2 )
でもってトランジスタ(M11、M12)を駆動するの
である。またトランジスタ(M14、M15)は、電圧
発生回路2に駆動電流を供給する(シンプル)カレント
ミラー回路であり、両者間の能力比は、M14:M15
=1:K3 となっている。
【0015】電圧発生回路2は、定電流回路1との接続
端に基準電圧VREF を出力するが、その動作は以下のよ
うになる。すなわち、各トランジスタの駆動電流(ドレ
イン電流)をIi 、ゲート・ソース間電圧をVGSi とお
くと、VREF =VGS1 +R1・I1 、またVGS1 −V
GS2 =R3・I1 であるので、この両式から基準電圧で
あるVREF は数式1と求まる。一方、スレッショルド電
圧をVTH、コンダクタンスをβとすると、駆動電流I1
は数式2、駆動電流I2 は数式3である。従って、数式
1に数式2と同3を代入すると、基準電圧VREF は数式
4と求まる。
端に基準電圧VREF を出力するが、その動作は以下のよ
うになる。すなわち、各トランジスタの駆動電流(ドレ
イン電流)をIi 、ゲート・ソース間電圧をVGSi とお
くと、VREF =VGS1 +R1・I1 、またVGS1 −V
GS2 =R3・I1 であるので、この両式から基準電圧で
あるVREF は数式1と求まる。一方、スレッショルド電
圧をVTH、コンダクタンスをβとすると、駆動電流I1
は数式2、駆動電流I2 は数式3である。従って、数式
1に数式2と同3を代入すると、基準電圧VREF は数式
4と求まる。
【0016】
【数1】
【0017】
【数2】
【0018】
【数3】
【0019】
【数4】
【0020】数式4において、駆動電流I1 、同I2
は、何れもルート(√)圧縮されているので、駆動電流
I1 及び同I2 が変化してもその変化幅は圧縮される。
また、定電流回路1の出力電流をI0 とすると、これは
トランジスタM15のドレイン電流となり、数式5とな
る。
は、何れもルート(√)圧縮されているので、駆動電流
I1 及び同I2 が変化してもその変化幅は圧縮される。
また、定電流回路1の出力電流をI0 とすると、これは
トランジスタM15のドレイン電流となり、数式5とな
る。
【0021】
【数5】
【0022】つまり、基準電圧VREF の上昇に対しトラ
ンジスタM3のゲート電圧が上昇しドレイン電流I3 が
増加すると、数式5から、I1 +I2 の値が減ることに
なり、基準電圧VREF の変化を打ち消すように負帰還が
掛かる。従って、数式4で表される基準電圧VREF は、
電流I1 及び同I2 の変化に対してほぼ一定値を取り得
る。(M1、M2、M3)は電圧発生回路を構成してい
るのである。
ンジスタM3のゲート電圧が上昇しドレイン電流I3 が
増加すると、数式5から、I1 +I2 の値が減ることに
なり、基準電圧VREF の変化を打ち消すように負帰還が
掛かる。従って、数式4で表される基準電圧VREF は、
電流I1 及び同I2 の変化に対してほぼ一定値を取り得
る。(M1、M2、M3)は電圧発生回路を構成してい
るのである。
【0023】ここで、各トランジスタのコンダクタンス
βがそれ程大きくなく、抵抗R3もそれ程大きくない値
に設定すれば、I1 とI2 の関係は、ほぼ比例するとみ
なせる。即ち、各トランジスタのコンダクタンスβの値
と抵抗R3の値をI1 とI2との関係がピーキング特性
とならないように設定すると、両電流の関係は数式6と
表せるので、数式6を数式4に代入すると、基準電圧V
REF は数式7と表せる。
βがそれ程大きくなく、抵抗R3もそれ程大きくない値
に設定すれば、I1 とI2 の関係は、ほぼ比例するとみ
なせる。即ち、各トランジスタのコンダクタンスβの値
と抵抗R3の値をI1 とI2との関係がピーキング特性
とならないように設定すると、両電流の関係は数式6と
表せるので、数式6を数式4に代入すると、基準電圧V
REF は数式7と表せる。
【0024】
【数6】
【0025】
【数7】
【0026】次に、定電流回路1では、トランジスタの
コンダクタンスをβとすると、トランジスタM11のコ
レクタ電流I11は数式8、トランジスタM12のコレク
タ電流I12は数式9、両トランジスタのゲート・ソース
間電圧の差は数式10、またM13とM14は電流比が
K2 :1のカレントミラー回路であるので、電流I11と
同I12の関係は数式11となる。
コンダクタンスをβとすると、トランジスタM11のコ
レクタ電流I11は数式8、トランジスタM12のコレク
タ電流I12は数式9、両トランジスタのゲート・ソース
間電圧の差は数式10、またM13とM14は電流比が
K2 :1のカレントミラー回路であるので、電流I11と
同I12の関係は数式11となる。
【0027】
【数8】
【0028】
【数9】
【0029】
【数10】
【0030】
【数11】
【0031】数式8〜同11を解くと、数式12が得ら
れ、結局数式13が得られる。
れ、結局数式13が得られる。
【0032】
【数12】
【0033】
【数13】
【0034】そして、I11>0であるので、数式14と
なり、従ってI11は数式15、I12は数式16と求ま
る。
なり、従ってI11は数式15、I12は数式16と求ま
る。
【0035】
【数14】
【0036】
【数15】
【0037】
【数16】
【0038】従って、出力電流I0 はI12のK3 倍とな
り、数式17と求まる。
り、数式17と求まる。
【0039】
【数17】
【0040】そして、I1 とI0 の関係が数式18で表
せるとすると、数式7から、基準電圧VREF は数式19
となり、これに数式17を代入すると、数式20と表せ
る。
せるとすると、数式7から、基準電圧VREF は数式19
となり、これに数式17を代入すると、数式20と表せ
る。
【0041】
【数18】
【0042】
【数19】
【0043】
【数20】
【0044】次に、オフセット発生回路3は、差動対ト
ランジスタ(M21、M22)とこれを駆動する定電流
源たるトランジスタM28とで構成される差動回路と、
2つのトランジスタ(M23、M24)で構成される能
動負荷と、トランジスタM25と定電流源たるトランジ
スタM29とで構成されるレベルシフト回路と、コンデ
ンサC21及び2つのトランジスタ(M30、M31)
で構成される位相補償回路と、2つのトランジスタ(M
26、M27)で構成される出力回路とで構成される。
ランジスタ(M21、M22)とこれを駆動する定電流
源たるトランジスタM28とで構成される差動回路と、
2つのトランジスタ(M23、M24)で構成される能
動負荷と、トランジスタM25と定電流源たるトランジ
スタM29とで構成されるレベルシフト回路と、コンデ
ンサC21及び2つのトランジスタ(M30、M31)
で構成される位相補償回路と、2つのトランジスタ(M
26、M27)で構成される出力回路とで構成される。
【0045】差動回路では、差動対(M21、M22)
の一方のトランジスタM21のゲートに電圧発生回路2
からの基準電圧VREF が印加され、他方のトランジスタ
M22のゲートに出力回路から出力電圧VOUT が印加さ
れる。また差動対の駆動トランジスタM28は、ソース
が直接接地され、ゲートがトランジスタM12のドレイ
ンに接続される。そして、差動対と電源VDD間に能動負
荷(M23、M24)が設けられ、差動回路の出力がレ
ベルシフト回路及び出力回路に与えられる。
の一方のトランジスタM21のゲートに電圧発生回路2
からの基準電圧VREF が印加され、他方のトランジスタ
M22のゲートに出力回路から出力電圧VOUT が印加さ
れる。また差動対の駆動トランジスタM28は、ソース
が直接接地され、ゲートがトランジスタM12のドレイ
ンに接続される。そして、差動対と電源VDD間に能動負
荷(M23、M24)が設けられ、差動回路の出力がレ
ベルシフト回路及び出力回路に与えられる。
【0046】ここに、差動対(M21、M22)は、能
力比が、M21:M22=1:K4の不平衡差動対であ
り、その駆動トランジスタM28は、M21との関係で
能力比が、M21:M28=1:K6 である。また、能
動負荷(M23、M24)は、能力比が、M23:M2
4=K5 :1の不平衡差動対である。つまり、総じて入
力オフセット(電圧VOS)を持った回路になっている。
力比が、M21:M22=1:K4の不平衡差動対であ
り、その駆動トランジスタM28は、M21との関係で
能力比が、M21:M28=1:K6 である。また、能
動負荷(M23、M24)は、能力比が、M23:M2
4=K5 :1の不平衡差動対である。つまり、総じて入
力オフセット(電圧VOS)を持った回路になっている。
【0047】レベルシフト回路では、トランジスタM2
5のゲートに差動回路の出力が印加され、これを駆動す
るトランジスタM29のゲートがトランジスタM11の
ドレインに接続される。
5のゲートに差動回路の出力が印加され、これを駆動す
るトランジスタM29のゲートがトランジスタM11の
ドレインに接続される。
【0048】出力回路では、トランジスタM26のゲー
トに差動回路の出力が印加され、これを駆動するトラン
ジスタM27のゲートがトランジスタM29のドレイン
に接続される。トランジスタM26は電圧通過素子であ
り、電圧VOUT を出力する。
トに差動回路の出力が印加され、これを駆動するトラン
ジスタM27のゲートがトランジスタM29のドレイン
に接続される。トランジスタM26は電圧通過素子であ
り、電圧VOUT を出力する。
【0049】また、位相補償回路では、2つのトランジ
スタ(M30、M31)が等価的に抵抗として機能し、
コンデンサC21と共に出力回路の入出力間の位相補償
をしている。
スタ(M30、M31)が等価的に抵抗として機能し、
コンデンサC21と共に出力回路の入出力間の位相補償
をしている。
【0050】まず、差動回路では、トランジスタM21
のコンダクタンスをβ2 とすると、トランジスタM22
のコンダクタンスはK4 ・β2 となるので、トランジス
タM21のドレイン電流I21は数式21、トランジスタ
M22のドレイン電流I22は数式22、両ドレイン電流
の和は数式23とおくことができる。またオフセット電
圧VOSは両トランジスタのゲート・ソース間電圧の差で
表せる(数式24)。
のコンダクタンスをβ2 とすると、トランジスタM22
のコンダクタンスはK4 ・β2 となるので、トランジス
タM21のドレイン電流I21は数式21、トランジスタ
M22のドレイン電流I22は数式22、両ドレイン電流
の和は数式23とおくことができる。またオフセット電
圧VOSは両トランジスタのゲート・ソース間電圧の差で
表せる(数式24)。
【0051】
【数21】
【0052】
【数22】
【0053】
【数23】
【0054】
【数24】
【0055】そして、不平衡対差動対である2つのトラ
ンジスタ(M23、M24)からなる能動負荷は、カレ
ントミラー回路を構成し、I21=K5 ・I22の関係を維
持するように動作するので、結局この関係と数式23か
ら、I21は数式25、I22は数式26と求まるので、こ
れらを数式21、同22に代入し数式24を用いて整理
すれば、数式27のようにオフセット電圧VOSが求ま
る。そして、β2 /β=K7 とおいて、数式16を代入
すると、オフセット電圧VOSは数式28と求まり、コン
ダクタンスの平方根に反比例することが解る。
ンジスタ(M23、M24)からなる能動負荷は、カレ
ントミラー回路を構成し、I21=K5 ・I22の関係を維
持するように動作するので、結局この関係と数式23か
ら、I21は数式25、I22は数式26と求まるので、こ
れらを数式21、同22に代入し数式24を用いて整理
すれば、数式27のようにオフセット電圧VOSが求ま
る。そして、β2 /β=K7 とおいて、数式16を代入
すると、オフセット電圧VOSは数式28と求まり、コン
ダクタンスの平方根に反比例することが解る。
【0056】
【数25】
【0057】
【数26】
【0058】
【数27】
【0059】
【数28】
【0060】ここで、当該定電圧回路の出力電圧VOUT
は、VOUT =VREF −VOSであるので、これに数式20
と同28を代入して数式29と表せる。
は、VOUT =VREF −VOSであるので、これに数式20
と同28を代入して数式29と表せる。
【0061】
【数29】
【0062】一方、文献“MOS Integrated Circuits ”
(W.M.Penney and L.Lau 共著、VANNOSTRAND COMPANY)
によれば、スレッショルド電圧VTHは、低プロセスで
は、約−2.7mV/deg 、即ち、数式30である。
(W.M.Penney and L.Lau 共著、VANNOSTRAND COMPANY)
によれば、スレッショルド電圧VTHは、低プロセスで
は、約−2.7mV/deg 、即ち、数式30である。
【0063】
【数30】
【0064】また、コンダクタンスβは、モビリティμ
n 、単位面積当たりのゲート酸化膜容量COX、ゲート幅
W、ゲート長Lを用いて、数式31と表されるが、モビ
リティμn の温度特性の1次近似として数式32と表さ
れるので、1/βは数式33と表される。なお、β0 は
β(T0 )を表す。
n 、単位面積当たりのゲート酸化膜容量COX、ゲート幅
W、ゲート長Lを用いて、数式31と表されるが、モビ
リティμn の温度特性の1次近似として数式32と表さ
れるので、1/βは数式33と表される。なお、β0 は
β(T0 )を表す。
【0065】
【数31】
【0066】
【数32】
【0067】
【数33】
【0068】従って、T0 =300°Kとすると、数式
33の温度微分値は数式34と表せる。
33の温度微分値は数式34と表せる。
【0069】
【数34】
【0070】そこで、数式29を温度で微分すると数式
35となり、T=T0 での温度微分値は数式36となる
ので、T0 =300°Kとすると数式37が得られる。
35となり、T=T0 での温度微分値は数式36となる
ので、T0 =300°Kとすると数式37が得られる。
【0071】
【数35】
【0072】
【数36】
【0073】
【数37】
【0074】そして、T=300°Kでの出力電圧V
OUT の温度微分値を0とおくと、数式30から、数式3
8となる。
OUT の温度微分値を0とおくと、数式30から、数式3
8となる。
【0075】
【数38】
【0076】例えばT=300°Kで、(1/R11)(d
R11/dT)=0.0006/deg とおくと、数式39であれ
ば、T=300°Kで、dVOUT /dT=0が成り立
つ。従って、T=300°Kのときに、VTH=0.7V
とすれば、VOUT =1.314 Vとなり、出力電圧VOUT の
温度特性は零となる。
R11/dT)=0.0006/deg とおくと、数式39であれ
ば、T=300°Kで、dVOUT /dT=0が成り立
つ。従って、T=300°Kのときに、VTH=0.7V
とすれば、VOUT =1.314 Vとなり、出力電圧VOUT の
温度特性は零となる。
【0077】
【数39】
【0078】そして、数式28から、オフセット電圧V
OSの大きさは、抵抗R11とK4 、K5 、K6 、K7 の
定数とで決定される。従って、VOUT =VREF −VOSで
表される出力電圧VOUT の値も数式35で表される出力
電圧VOUT の温度特性も自由に設定でき、例えば出力電
圧VOUT の温度特性は正負の任意の値に設定可能であ
る。
OSの大きさは、抵抗R11とK4 、K5 、K6 、K7 の
定数とで決定される。従って、VOUT =VREF −VOSで
表される出力電圧VOUT の値も数式35で表される出力
電圧VOUT の温度特性も自由に設定でき、例えば出力電
圧VOUT の温度特性は正負の任意の値に設定可能であ
る。
【0079】図2は、SPICEシミュレーション結果
を示す。図2には、VDD≧4Vの範囲で示してあるが、
基準電圧VREF が正の温度特性を持っているのに対し、
出力電圧VOUT の温度特性はほぼ零となっているのが解
る。なお、条件は、抵抗の温度特性を0.0006/deg 、定
電流回路のトランジスタの(M11、M12)の(W/
L)を(50μ/5μ)、VTH=0.76V、R11=
1.8KΩ、R1=R2=6KΩ、R3=900Ω、K
1 =2、K2 =4、K3 =2、K4 =4、K5=4、K6
=1/2、tOX(ゲート酸化膜厚)=280オングス
トロームとしてある。
を示す。図2には、VDD≧4Vの範囲で示してあるが、
基準電圧VREF が正の温度特性を持っているのに対し、
出力電圧VOUT の温度特性はほぼ零となっているのが解
る。なお、条件は、抵抗の温度特性を0.0006/deg 、定
電流回路のトランジスタの(M11、M12)の(W/
L)を(50μ/5μ)、VTH=0.76V、R11=
1.8KΩ、R1=R2=6KΩ、R3=900Ω、K
1 =2、K2 =4、K3 =2、K4 =4、K5=4、K6
=1/2、tOX(ゲート酸化膜厚)=280オングス
トロームとしてある。
【0080】
【発明の効果】以上説明したように、本発明の定電圧回
路によれば、温度特性を持つ定電流回路で電圧発生回路
とオフセット発生回路を駆動し、電圧発生回路の出力基
準電圧をオフセット発生回路で温度補正して所望特性の
定電圧を得る。このとき、オフセット発生回路の出力電
圧の温度特性は、正にも負にも零にも任意の値に設定で
きる。従って、本発明によれば、CMOS集積回路上に
実現するのに好適な構成の定電圧回路を提供できる効果
がある。
路によれば、温度特性を持つ定電流回路で電圧発生回路
とオフセット発生回路を駆動し、電圧発生回路の出力基
準電圧をオフセット発生回路で温度補正して所望特性の
定電圧を得る。このとき、オフセット発生回路の出力電
圧の温度特性は、正にも負にも零にも任意の値に設定で
きる。従って、本発明によれば、CMOS集積回路上に
実現するのに好適な構成の定電圧回路を提供できる効果
がある。
【図1】本発明の一実施例に係る定電圧回路の回路図で
ある。
ある。
【図2】出力電圧の温度特性図(SPICEシミュレー
ション図)である。
ション図)である。
1 定電流回路 2 電圧発生回路 3 オフセット発生回路 M1〜M3 MOSトランジスタ M11〜M15 MOSトランジスタ M21〜M31 MOSトランジスタ R1〜R3 抵抗 R11 抵抗 C21 コンデンサ VDD 電源 VREF 基準電圧 VOUT 出力電圧 K1 能力比 K2 能力比 K3 能力比 K4 能力比 K5 能力比 K6 能力比
Claims (1)
- 【請求項1】 MOSトランジスタで構成される定電圧
回路であって; この定電圧回路は、定電流回路とこの
定電流回路の出力電流で駆動され接続端に基準電圧を出
力する電圧発生回路とこの電圧発生回路の出力基準電圧
に基づき温度補正動作をし所望特性の定電圧を出力する
オフセット発生回路とからなり; 前記電圧発生回路
は、ソースが直接接地され、ゲートが第1の抵抗を介し
て前記定電流回路の出力側に接続され、ドレインが直接
又は第2の抵抗を介して前記第1の抵抗に接続される第
1のトランジスタと; ソースが直接又は第3の抵抗を
介して接地され、ゲートが前記第1のトランジスタのド
レインに接続され、ドレインが第4の抵抗を介して前記
定電流回路の出力側に接続される第2のトランジスタ
と; ソースが直接接地され、ゲートが前記第2のトラ
ンジスタのドレインに接続され、ドレインが前記定電流
回路の出力側に直接接続される第3のトランジスタと;
を備え、前記定電流回路は、ソースが直接接地され、
ゲートとドレインが直接又は第5の抵抗を介して接続さ
れる第4のトランジスタと; ソースが直接又は第6の
抵抗を介して接地され、ゲートが前記第4のトランジス
タのドレインに接続される第5のトランジスタと; 前
記第4及び第5のトランジスタをK:1の電流比で駆動
すると共に、前記定電圧回路に駆動電流を供給するカレ
ントミラー回路と; を備え、前記オフセット発生回路
は、2つのトランジスタの能力比が異なる差動対で構成
される差動回路であって一方の入力が前記電圧発生回路
の出力基準電圧であり、他方の入力が当該オフセット発
生回路の出力電圧である差動回路と; 前記差動回路の
負荷であって2つのトランジスタの能力比が異なる差動
対で構成される能動負荷と; 前記差動回路の出力を取
り出しそれを前記所望特性の定電圧として外部に出力す
る出力回路と; を備えることを特徴とする定電圧回
路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4020482A JP2876865B2 (ja) | 1992-01-09 | 1992-01-09 | 定電圧回路 |
US07/974,709 US5373226A (en) | 1991-11-15 | 1992-11-12 | Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor |
GB9608050A GB2298724B (en) | 1991-11-15 | 1992-11-13 | Constant voltage circuit |
GB9518407A GB2291512B (en) | 1991-11-15 | 1992-11-13 | Reference voltage generating circuit to be used for a constant voltage circuit formed of fets |
GB9223807A GB2261535B (en) | 1991-11-15 | 1992-11-13 | Constant voltage circuit and reference voltage generating circuit to be used therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4020482A JP2876865B2 (ja) | 1992-01-09 | 1992-01-09 | 定電圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05191168A true JPH05191168A (ja) | 1993-07-30 |
JP2876865B2 JP2876865B2 (ja) | 1999-03-31 |
Family
ID=12028350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4020482A Expired - Lifetime JP2876865B2 (ja) | 1991-11-15 | 1992-01-09 | 定電圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2876865B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007060485A (ja) * | 2005-08-26 | 2007-03-08 | Seiko Instruments Inc | Cmos定電流回路および差動増幅器 |
US7408385B2 (en) | 2005-05-02 | 2008-08-05 | Seiko Epson Corporation | Receiver circuit, differential signal receiver circuit, interface circuit, and electronic instrument |
US7573336B2 (en) | 2007-02-01 | 2009-08-11 | Sharp Kabushiki Kaisha | Power amplifier and multistage amplification circuit including same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60180799U (ja) * | 1984-05-11 | 1985-11-30 | 三菱重工業株式会社 | 送風機 |
-
1992
- 1992-01-09 JP JP4020482A patent/JP2876865B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60180799U (ja) * | 1984-05-11 | 1985-11-30 | 三菱重工業株式会社 | 送風機 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7408385B2 (en) | 2005-05-02 | 2008-08-05 | Seiko Epson Corporation | Receiver circuit, differential signal receiver circuit, interface circuit, and electronic instrument |
JP2007060485A (ja) * | 2005-08-26 | 2007-03-08 | Seiko Instruments Inc | Cmos定電流回路および差動増幅器 |
US7573336B2 (en) | 2007-02-01 | 2009-08-11 | Sharp Kabushiki Kaisha | Power amplifier and multistage amplification circuit including same |
Also Published As
Publication number | Publication date |
---|---|
JP2876865B2 (ja) | 1999-03-31 |
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