JPH05190791A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH05190791A JPH05190791A JP216692A JP216692A JPH05190791A JP H05190791 A JPH05190791 A JP H05190791A JP 216692 A JP216692 A JP 216692A JP 216692 A JP216692 A JP 216692A JP H05190791 A JPH05190791 A JP H05190791A
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- patterns
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- Pending
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、D
RAM、SRAM等の半導体素子に適用することがで
き、半導体素子のパターン設計において、セル特性を均
一にして素子特性及び歩留りを向上させることができる
半導体装置に関する。近年、半導体素子のパターンは微
細化してきており、この微細化に伴い、光の解像限界近
くのパターンを形成しなければならない要求が生じてき
ている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and
The present invention relates to a semiconductor device that can be applied to semiconductor elements such as RAM and SRAM, and that can improve cell characteristics and yield by making cell characteristics uniform in pattern design of semiconductor elements. In recent years, the patterns of semiconductor elements have been miniaturized, and with the miniaturization, there has been a demand for forming patterns near the resolution limit of light.
【0002】しかしながら、解像限界近くで周期パター
ンを形成すると、繰り返しパターンの繰り返し部と端部
では、パターン形状が異なったり、端部のパターンが基
準サイズよりも大きくなったりして、セル特性が端部で
変わって不均一になってしまい、素子特性及び歩留りが
低下してしまうという欠点を有する。このため、光の解
像限界近くで周期パターンを形成してもセル特性を均一
にすることができ、素子特性及び歩留りを向上させるこ
とができる半導体装置が要求されている。However, when the periodic pattern is formed near the resolution limit, the cell characteristics are different because the pattern shape is different between the repeating portion and the end portion of the repeating pattern or the end portion pattern is larger than the reference size. There is a drawback that the edge characteristics change and become non-uniform, and the device characteristics and the yield decrease. Therefore, there is a demand for a semiconductor device that can make cell characteristics uniform even if a periodic pattern is formed near the resolution limit of light, and can improve element characteristics and yield.
【0003】[0003]
【従来の技術】従来のフォトリソグラフィー技術では、
解像力の余裕のある所でパターニングを行っていたた
め、例えばDRAMの周期パターンを形成する際、パタ
ーン形状の略等しいマスクパターンに対してパターン形
状の略等しい良好な繰り返しレジストパターンを形成す
ることができる。2. Description of the Related Art In conventional photolithography technology,
Since patterning is performed at a place where there is a margin of resolution, for example, when forming a periodic pattern of a DRAM, a good repetitive resist pattern having substantially the same pattern shape can be formed with respect to a mask pattern having substantially the same pattern shape.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、上記し
た従来のフォトリソグラフィー技術では、図4(a)に
示す如く、パターン形状の略等しいマスクパターンに対
して解像限界近くで周期パターンを形成すると、図4
(b)に示す如く、繰り返しレジストパターンの繰り返
し部Aと端部B(変形し易い)でパターン形状が異なっ
たり、端部のパターンが所定のサイズよりも大きくなっ
たりして、セル特性が端部で変わって不均一になってし
まい、素子特性及び歩留りが低下してしまうという問題
があった。However, in the above-mentioned conventional photolithography technique, as shown in FIG. 4A, when a periodic pattern is formed near the resolution limit with respect to a mask pattern having substantially the same pattern shape, Figure 4
As shown in (b), the pattern characteristics of the repeated portion A and the end portion B (which are easily deformed) of the repeated resist pattern are different, or the pattern of the end portion is larger than a predetermined size. There is a problem in that the characteristics of the device and the yield of the device are reduced due to unevenness in the parts.
【0005】そこで本発明では、光の解像限界近くで周
期パターンを形成してもセル特性を均一にすることがで
き、素子特性及び歩留りを向上させることができる半導
体装置を提供することを目的としている。Therefore, it is an object of the present invention to provide a semiconductor device in which cell characteristics can be made uniform even if a periodic pattern is formed near the resolution limit of light, and the element characteristics and yield can be improved. I am trying.
【0006】[0006]
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、同一パターンの繰り返す部分
と、該同一パターンの繰り返す部分以外のパターン部分
の境界にダミーの繰り返しパターンが形成されてなるも
のである。本発明においては、DRAM、SRAM等の
トランジスタ、ダイオード、コンデンサー、抵抗等から
構成される半導体メモリ素子に適用させることができ
る。また、前記繰り返しパターンは位相の異なった光の
干渉を利用して形成されてなる半導体素子に特に好まし
く適用させることができる。In order to achieve the above object, a semiconductor device according to the present invention comprises a dummy repeating pattern formed at a boundary between a repeating portion of the same pattern and a pattern portion other than the repeating portion of the same pattern. It is a thing. INDUSTRIAL APPLICABILITY The present invention can be applied to a semiconductor memory device including a transistor such as DRAM and SRAM, a diode, a capacitor and a resistor. In addition, the repeating pattern can be particularly preferably applied to a semiconductor device formed by utilizing interference of lights having different phases.
【0007】[0007]
【作用】本発明では、後述する図1、2に示すように、
形状が変形して所定サイズよりも大きくまたは小さく結
像された端部Bのレジストパターン2をダミーパターン
として使用しないように構成したため、光の解像限界近
くで周期パターンを形成してもセル特性を均一にするこ
とができる。このため、半導体素子を構成するトランジ
スタ、ダイオード、コンデンサー、抵抗等の要素デバイ
スの特性のばらつきを抑えることができる。In the present invention, as shown in FIGS.
Since the resist pattern 2 of the end portion B whose shape is deformed to form an image larger or smaller than a predetermined size is not used as a dummy pattern, even if a periodic pattern is formed near the resolution limit of light, the cell characteristics are reduced. Can be made uniform. Therefore, it is possible to suppress variations in characteristics of element devices such as a transistor, a diode, a capacitor, and a resistor that form a semiconductor element.
【0008】[0008]
【実施例】以下、本発明を図面に基づいて説明する。 (第1実施例)図1は本発明の第1実施例に則したDR
AMのスタックドキャパシターパターンを形成する際の
マスクパターンとレジストパターンとを示す図である。
図1において、1はマスクパターンであり、このマスク
パターン1サイズは縦 1.1μmで横 0.6μmであり、マ
スクパターン1の横方向間隔は0.35μmでマスクパター
ン1の縦方向間隔は0.35μmである。なお、マスクパタ
ーン寸法は1倍で示した。5倍マスク上ではこの5倍の
値となる。そして、2はこのマスクパターン1を用いて
i線、NA=0.55のレンズを用いたフォトリソグラフィ
ー工程により形成されたレジストパターンである。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 shows a DR according to the first embodiment of the present invention.
It is a figure which shows the mask pattern and resist pattern at the time of forming the stacked capacitor pattern of AM.
In FIG. 1, reference numeral 1 denotes a mask pattern, and the size of the mask pattern 1 is 1.1 μm in length and 0.6 μm in width. The horizontal distance between the mask patterns 1 is 0.35 μm and the vertical distance between the mask patterns 1 is 0.35 μm. .. The mask pattern size is shown as one time. On a 5 × mask, this value is 5 ×. Reference numeral 2 is a resist pattern formed using the mask pattern 1 by a photolithography process using an i-line and a lens with NA = 0.55.
【0009】本実施例では、図1(a)に示す如く、パ
ターン形状の略等しいマスクパターン1に対して解像限
界近くで周期パターンを形成すると、図1(b)に示す
如く、繰り返しレジストパターン2の繰り返し部Aと端
部Bでパターン形状が異なり、端部Bのレジストパター
ン2が所定サイズよりも大きく結像されてしまう。そこ
で、本実施例では、繰り返し部Aのレジストパターン2
形状が均一な部分のみをDRAMセルのキャパシターと
して使用し、均一でない形状が変形して所定サイズより
も大きく結像された端部Bのレジストパターン2をキャ
パシターとしては使用せずにダミーパターンとしてその
まま残した状態にする。In this embodiment, as shown in FIG. 1A, when a periodic pattern is formed near the resolution limit with respect to the mask pattern 1 having substantially the same pattern shape, as shown in FIG. The pattern shape is different between the repeating portion A and the end portion B of the pattern 2, and the resist pattern 2 at the end portion B is imaged larger than a predetermined size. Therefore, in this embodiment, the resist pattern 2 of the repeating portion A is
Only the portion having a uniform shape is used as the capacitor of the DRAM cell, and the resist pattern 2 at the end B where the uneven shape is deformed and imaged larger than a predetermined size is not used as the capacitor but is used as a dummy pattern. Leave it as it is.
【0010】このように、本実施例では、形状が変形し
て所定サイズよりも大きく結像された端部Bのレジスト
パターン2をダミーパターンとして使用しないように構
成したため、光の解像限界近くで周期パターンを形成し
てもセル特性を均一にすることができる。従って、素子
特性及び歩留りを向上させることができる。 (第2実施例)図2は本発明の第2実施例に則した位相
シフトレチクルを用いてDRAMのキャパシターパター
ンを形成する際の位相シフトマスクパターンとi線、N
A=0.55のレンズを用いた場合のレジストパターンを示
す図である。図3は本発明の第2実施例に則したシフタ
ーエッジでの黒パターン形成方法を説明する図である。
図2、3において、図1と同一符号は同一または相当部
分を示し、10は位相シフトマスクパターンであり、11は
シフターであり、このシフター11サイズは縦 0.9μmで
横 0.6μmである。このマスクを用いて、縦 0.7μm横
0.4μmのキャパシタ・パターンが 0.2μm間隔で、形
成することができる。そして、12はシフター11の細いラ
インパターン群であり、このラインパターン群12の幅は
0.1μmであり、パターン間隔は 0.1μmである。As described above, in this embodiment, since the resist pattern 2 at the end portion B whose shape is deformed to form an image larger than a predetermined size is not used as a dummy pattern, it is close to the resolution limit of light. Even if a periodic pattern is formed with, the cell characteristics can be made uniform. Therefore, device characteristics and yield can be improved. (Second Embodiment) FIG. 2 shows a phase shift mask pattern and an i line, N when forming a capacitor pattern of a DRAM using a phase shift reticle according to the second embodiment of the present invention.
It is a figure which shows a resist pattern at the time of using the lens of A = 0.55. FIG. 3 is a diagram illustrating a method of forming a black pattern at a shifter edge according to the second embodiment of the present invention.
2 and 3, the same symbols as those in FIG. 1 indicate the same or corresponding portions, 10 is a phase shift mask pattern, 11 is a shifter, and the size of this shifter 11 is 0.9 μm in length and 0.6 μm in width. Using this mask, 0.7 μm in width
Capacitor patterns of 0.4 μm can be formed at intervals of 0.2 μm. 12 is a thin line pattern group of the shifter 11, and the width of this line pattern group 12 is
The pattern interval is 0.1 μm.
【0011】本実施例では、図3に示す如く、シフター
11のエッジ部で黒パターンが形成されていることを利用
しており、具体的にはシフター11が有る部分と無い部分
で光の進行速度が異なることを利用し厚みを適宜調整し
て光の位相を反転させることによってシフター11のエッ
ジ部で黒パターンを形成している。シフター材質とし
て、酸化シリコンを使用した場合、シフター厚みは0.39
μでi線の光の粒相が反転する。そして、ここでは、ラ
インとスペースは結像光学系の解像限界より細いパター
ンであり、この場合、ラインパターン群12の部分から光
は基板に届かず、実質的に黒パターンとなる。In this embodiment, as shown in FIG.
The fact that a black pattern is formed at the edge portion of 11 is used.Specifically, the fact that the traveling speed of light differs between the portion with shifter 11 and the portion without shifter 11 By inverting the phase, a black pattern is formed at the edge portion of the shifter 11. When silicon oxide is used as the shifter material, the shifter thickness is 0.39
With μ, the grain phase of i-line light is inverted. Then, here, the lines and spaces are patterns thinner than the resolution limit of the imaging optical system, and in this case, the light does not reach the substrate from the portion of the line pattern group 12 and is substantially a black pattern.
【0012】本実施例では、図2(a)に示す如く、パ
ターン形状の略等しいシフター11とラインパターン群12
で構成された位相シフトマスクパターン10に対して解像
限界近くで周期パターンを形成すると、図2(b)に示
す如く、端部Bのレジストパターン2は繰り返し部Aの
レジストパターン2よりも小さく結像されてしまう。ま
た、端部Aのレジストパターン2はシフター11の配置の
都合上大きく結像されてしまう。In this embodiment, as shown in FIG. 2A, the shifter 11 and the line pattern group 12 having substantially the same pattern shape are used.
When a periodic pattern is formed near the resolution limit with respect to the phase shift mask pattern 10 composed of, the resist pattern 2 at the end portion B is smaller than the resist pattern 2 at the repeating portion A as shown in FIG. The image is formed. Further, the resist pattern 2 at the end portion A is formed into a large image due to the arrangement of the shifter 11.
【0013】そこで、本実施例では、繰り返し部Aのレ
ジストパターン2形状が均一な部分のみをDRAMセル
のキャパシターとして使用し、均一でない形状が変形し
て所定サイズよりも大きくまたは小さく結像された端部
A、Bのレジストパターン2をキャパシターとしては使
用せずにダミーパターンとしてそのまま残した状態にす
る。Therefore, in this embodiment, only the portion of the repeating portion A having the uniform shape of the resist pattern 2 is used as the capacitor of the DRAM cell, and the irregular shape is deformed to form an image larger or smaller than a predetermined size. The resist patterns 2 at the ends A and B are not used as capacitors but left as dummy patterns.
【0014】このように、本実施例では、形状が変形し
て所定サイズよりも大きくまたは小さく結像された端部
A、Bのレジストパターン2をダミーパターンとして使
用しないように構成したため、光の解像限界近くで周期
パターンを形成してもセル特性を均一にすることができ
る。従って、素子特性及び歩留りを向上させることがで
きる。As described above, in the present embodiment, the resist pattern 2 of the end portions A and B whose shape is deformed to form an image larger or smaller than a predetermined size is not used as a dummy pattern. Even if a periodic pattern is formed near the resolution limit, the cell characteristics can be made uniform. Therefore, device characteristics and yield can be improved.
【0015】[0015]
【発明の効果】本発明によれば、光の解像限界近くで周
期パターンを形成してもセル特性を均一にすることがで
き、素子特性及び歩留りを向上させることができるとい
う効果がある。According to the present invention, even if a periodic pattern is formed near the resolution limit of light, the cell characteristics can be made uniform, and the element characteristics and the yield can be improved.
【図1】本発明の第1実施例に則したDRAMのスタッ
クドキャパシターパターンを形成する際のマスクパター
ンとレジストパターンとを示す図である。FIG. 1 is a diagram showing a mask pattern and a resist pattern when forming a stacked capacitor pattern of a DRAM according to a first embodiment of the present invention.
【図2】本発明の第2実施例に則した位相シフトレチク
ルを用いてDRAMのキャパシターパターンを形成する
際の位相シフトマスクパターンとレジストパターンを示
す図である。FIG. 2 is a diagram showing a phase shift mask pattern and a resist pattern when forming a DRAM capacitor pattern using a phase shift reticle according to a second embodiment of the present invention.
【図3】本発明の第2実施例に則したシフターエッジで
の黒パターン形成方法を説明する図である。FIG. 3 is a diagram illustrating a method of forming a black pattern at a shifter edge according to a second embodiment of the present invention.
【図4】従来例の課題を説明する図である。FIG. 4 is a diagram illustrating a problem of a conventional example.
1 マスクパターン 2 レジストパターン 10 位相シフトマスクパターン 11 シフター 12 ラインパターン群 1 Mask pattern 2 Resist pattern 10 Phase shift mask pattern 11 Shifter 12 Line pattern group
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/027 27/04 A 8427−4M ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 21/027 27/04 A 8427-4M
Claims (3)
パターンの繰り返す部分以外のパターン部分との境界に
ダミーの繰り返しパターンが形成されてなることを特徴
とする半導体装置。1. A semiconductor device, wherein a dummy repeating pattern is formed at a boundary between a repeating portion of the same pattern and a pattern portion other than the repeating portion of the same pattern.
た光の干渉を利用して形成されてなることを特徴とする
半導体装置。2. The semiconductor device according to claim 1, wherein the repeating pattern is formed by utilizing interference of light having different phases.
RAMまたはSRAMを構成するパターンであることを
特徴とする請求項1乃至2記載の半導体装置。3. The repeating portion of the same pattern is D
3. The semiconductor device according to claim 1, wherein the semiconductor device has a pattern forming a RAM or an SRAM.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP216692A JPH05190791A (en) | 1992-01-09 | 1992-01-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP216692A JPH05190791A (en) | 1992-01-09 | 1992-01-09 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05190791A true JPH05190791A (en) | 1993-07-30 |
Family
ID=11521780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP216692A Pending JPH05190791A (en) | 1992-01-09 | 1992-01-09 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05190791A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
KR20030018750A (en) * | 2001-08-31 | 2003-03-06 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device using double exposure |
JP2005116557A (en) * | 2003-10-02 | 2005-04-28 | Kawasaki Microelectronics Kk | Layout structure of semiconductor integrated circuit, method of laying out semiconductor integrated circuit, and photomask |
US7859038B2 (en) | 2008-10-31 | 2010-12-28 | Elpida Memory, Inc. | Semiconductor device |
-
1992
- 1992-01-09 JP JP216692A patent/JPH05190791A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2005116557A (en) * | 2003-10-02 | 2005-04-28 | Kawasaki Microelectronics Kk | Layout structure of semiconductor integrated circuit, method of laying out semiconductor integrated circuit, and photomask |
JP4599048B2 (en) * | 2003-10-02 | 2010-12-15 | 川崎マイクロエレクトロニクス株式会社 | Semiconductor integrated circuit layout structure, semiconductor integrated circuit layout method, and photomask |
US7859038B2 (en) | 2008-10-31 | 2010-12-28 | Elpida Memory, Inc. | Semiconductor device |
US8134398B2 (en) | 2008-10-31 | 2012-03-13 | Elpida Memory, Inc. | Device having gate with two buried portions with different widths |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |