JPH05183131A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05183131A JPH05183131A JP3359821A JP35982191A JPH05183131A JP H05183131 A JPH05183131 A JP H05183131A JP 3359821 A JP3359821 A JP 3359821A JP 35982191 A JP35982191 A JP 35982191A JP H05183131 A JPH05183131 A JP H05183131A
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- JP
- Japan
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- region
- concentration
- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 本発明の目的は薄膜トランジスタのソース・
ドレイン間耐圧を向上させることである。 【構成】 Ｎ型チャンネル領域５はオフセット領域８を
介して高濃度Ｐ型ドレイン領域と接している。オフセッ
ト領域は実質的に不純物を導入していないポリシリコン
であり、ソース・ドレイン耐圧が向上する。
ドレイン間耐圧を向上させることである。 【構成】 Ｎ型チャンネル領域５はオフセット領域８を
介して高濃度Ｐ型ドレイン領域と接している。オフセッ
ト領域は実質的に不純物を導入していないポリシリコン
であり、ソース・ドレイン耐圧が向上する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関
し、特にスタティック型ＲＡＭの負荷素子に用いられる
ポリシリコン薄膜トランジスタに関するものである。
し、特にスタティック型ＲＡＭの負荷素子に用いられる
ポリシリコン薄膜トランジスタに関するものである。
【０００２】
【従来の技術】ゲート電極の上にゲート絶縁膜を介して
堆積されたポリシリコン膜をチャンネルとする薄膜トラ
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ，以下、ＴＦＴと記す）がスタティック型ＲＡＭの負
荷素子に用いられている。
堆積されたポリシリコン膜をチャンネルとする薄膜トラ
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ，以下、ＴＦＴと記す）がスタティック型ＲＡＭの負
荷素子に用いられている。
【０００３】従来技術によるＴＦＴについて図３を参照
して説明する。はじめにシリコン基板１にＣＶＤ法によ
り厚さ２００〜３００ｎｍの酸化シリコン膜２と、厚さ
１００〜１５０ｎｍの多結晶シリコンよりなるゲート電
極３を形成する。
して説明する。はじめにシリコン基板１にＣＶＤ法によ
り厚さ２００〜３００ｎｍの酸化シリコン膜２と、厚さ
１００〜１５０ｎｍの多結晶シリコンよりなるゲート電
極３を形成する。
【０００４】次にＣＶＤ法により厚さ１５〜３５ｎｍの
ゲート絶縁膜４を形成する。次にＴＦＴのチャンネルを
形成するためＣＶＤ法により設けた厚さ２０〜５０ｎｍ
の多結晶シリコン膜にイオン注入法によりリンを１×１
０17〜１×１０18 ａｔｏｍｓ／ｃｍ3の不純物濃度に
なるように導入し、Ｎ型チャンネル領域５を形成する。
次にフォトレジスト膜をマスクとしてＮ型チャンネル領
域５を形成した多結晶シリコン膜にボロンを１×１０19
〜１×１０20ａｔｏｍｓ／ｃｍ3の不純物濃度になるよ
うに導入し、高濃度Ｐ型ドレイン領域６及び高濃度Ｐ型
ソース領域７を形成する。
ゲート絶縁膜４を形成する。次にＴＦＴのチャンネルを
形成するためＣＶＤ法により設けた厚さ２０〜５０ｎｍ
の多結晶シリコン膜にイオン注入法によりリンを１×１
０17〜１×１０18 ａｔｏｍｓ／ｃｍ3の不純物濃度に
なるように導入し、Ｎ型チャンネル領域５を形成する。
次にフォトレジスト膜をマスクとしてＮ型チャンネル領
域５を形成した多結晶シリコン膜にボロンを１×１０19
〜１×１０20ａｔｏｍｓ／ｃｍ3の不純物濃度になるよ
うに導入し、高濃度Ｐ型ドレイン領域６及び高濃度Ｐ型
ソース領域７を形成する。
【０００５】ここで、ＴＦＴのチャンネル領域５から高
濃度Ｐ型ドレイン領域６を離したオフセット構造にし、
オフセット領域の不純物濃度を高濃度Ｐ型ドレイン領域
６より低能度のＰ型とすることによりＴＦＴのオン／オ
フ特性を改善できることが、例えば平成３年春季第３８
回応用物理学関係連合講演会 講演予稿集ＮO．２，
Ｐ．６７１，３０ｐ−Ｔ−２に発表されている。すなわ
ち、図３のＴＦＴにボロンを１×１０17〜１×１０18ａ
ｔｏｍｓ／ｃｍ3の不純物濃度になるように導入して形
成した低濃度Ｐ型不純物領域９を設けることにより、オ
ン／オフ特性の改善を図る。最後に層間絶縁膜、金属配
線、表面保護膜などを形成してＴＦＴが完成する。
濃度Ｐ型ドレイン領域６を離したオフセット構造にし、
オフセット領域の不純物濃度を高濃度Ｐ型ドレイン領域
６より低能度のＰ型とすることによりＴＦＴのオン／オ
フ特性を改善できることが、例えば平成３年春季第３８
回応用物理学関係連合講演会 講演予稿集ＮO．２，
Ｐ．６７１，３０ｐ−Ｔ−２に発表されている。すなわ
ち、図３のＴＦＴにボロンを１×１０17〜１×１０18ａ
ｔｏｍｓ／ｃｍ3の不純物濃度になるように導入して形
成した低濃度Ｐ型不純物領域９を設けることにより、オ
ン／オフ特性の改善を図る。最後に層間絶縁膜、金属配
線、表面保護膜などを形成してＴＦＴが完成する。
【０００６】
【発明が解決しようとする課題】従来のＴＦＴではオン
／オフ特性改善のためオフセット領域９を低濃度Ｐ型に
している。４メガビットクラスのスタティック型ＲＡＭ
では負荷として用いるＴＦＴのゲート長波１．０〜１．
４μm程度であるが、素子の微細化が進展した場合、Ｔ
ＦＴのゲート長が短くなることにより、ソースとドレイ
ン間の耐圧の低下が大きくなりＴＦＴの特性が劣化する
ことになる。特に、従来のＴＦＴの用にオフセット領域
９を低濃度Ｐ型にしている場合には微細化によるソース
・ドレイン間耐圧の低下は著しい。
／オフ特性改善のためオフセット領域９を低濃度Ｐ型に
している。４メガビットクラスのスタティック型ＲＡＭ
では負荷として用いるＴＦＴのゲート長波１．０〜１．
４μm程度であるが、素子の微細化が進展した場合、Ｔ
ＦＴのゲート長が短くなることにより、ソースとドレイ
ン間の耐圧の低下が大きくなりＴＦＴの特性が劣化する
ことになる。特に、従来のＴＦＴの用にオフセット領域
９を低濃度Ｐ型にしている場合には微細化によるソース
・ドレイン間耐圧の低下は著しい。
【０００７】
【課題を解決するための手段】本発明の要旨は、半導体
基板の一主面上に形成され、ゲート電極と、多結晶シリ
コン膜中に画成されゲート電極にゲート絶縁膜を介して
対向した第１導電型のチャンネル領域と、上記多結晶シ
リコン膜中に形成されチャンネル領域に隣接する高濃度
第２導電型のソース領域と、上記多結晶シリコン中に設
けられ高濃度の第２導電型のドレイン領域と、上記多結
晶シリコン膜中に設けられチャンネル領域とドレイン領
域との間に介在するオフセット領域とを有する薄膜トラ
ンジスタにおいて、上記オフセット領域は実質的に不純
物の導入されていない多結晶シリコンであることであ
る。
基板の一主面上に形成され、ゲート電極と、多結晶シリ
コン膜中に画成されゲート電極にゲート絶縁膜を介して
対向した第１導電型のチャンネル領域と、上記多結晶シ
リコン膜中に形成されチャンネル領域に隣接する高濃度
第２導電型のソース領域と、上記多結晶シリコン中に設
けられ高濃度の第２導電型のドレイン領域と、上記多結
晶シリコン膜中に設けられチャンネル領域とドレイン領
域との間に介在するオフセット領域とを有する薄膜トラ
ンジスタにおいて、上記オフセット領域は実質的に不純
物の導入されていない多結晶シリコンであることであ
る。
【０００８】
【発明の作用】従来のＴＦＴでは高濃度Ｐ型ドレイン領
域に低濃度Ｐ型オフセット領域を接触させたことにより
ドレイン近傍での電界を緩和しＴＦＴオフ時のリーク電
流を低減させている。
域に低濃度Ｐ型オフセット領域を接触させたことにより
ドレイン近傍での電界を緩和しＴＦＴオフ時のリーク電
流を低減させている。
【０００９】本発明のＴＦＴでは高濃度第２導電型ドレ
イン領域に接触する部分の多結晶シリコン膜に不純物を
導入しない状態で用いることで、ドレイン端での空乏層
の幅を広げ、ドレイン電界を緩和することによりＴＦＴ
オフ時のリーク電流を減少させることができる。この場
合、空乏層の最大幅よりオフセット領域の幅を大きくと
っておくことによりソース・ドレイン間耐圧の低下を防
ぐことができる。
イン領域に接触する部分の多結晶シリコン膜に不純物を
導入しない状態で用いることで、ドレイン端での空乏層
の幅を広げ、ドレイン電界を緩和することによりＴＦＴ
オフ時のリーク電流を減少させることができる。この場
合、空乏層の最大幅よりオフセット領域の幅を大きくと
っておくことによりソース・ドレイン間耐圧の低下を防
ぐことができる。
【００１０】
【実施例】次に本発明について図面を示された実施例を
参照して説明する。図１は本発明の第１実施例を示す縦
断面図である。第１実施例のＴＦＴはフリップフロップ
型スタティックメモリセルの負荷素子として機能する。
参照して説明する。図１は本発明の第１実施例を示す縦
断面図である。第１実施例のＴＦＴはフリップフロップ
型スタティックメモリセルの負荷素子として機能する。
【００１１】シリコン基板１にＣＶＤ法により厚さ２０
０〜３００ｎｍの酸化シリコン膜２及び厚さ１００〜１
５０ｎｍの導電性をもたせた多結晶シリコンよりなるゲ
ート電極３を形成する。
０〜３００ｎｍの酸化シリコン膜２及び厚さ１００〜１
５０ｎｍの導電性をもたせた多結晶シリコンよりなるゲ
ート電極３を形成する。
【００１２】次にＣＶＤ法により、厚さ１５〜３５ｎｍ
のゲート絶縁膜４を形成する。次にＴＦＴのチャンネル
を形成するためＣＶＤ法により厚さ２０〜５０ｎｍの多
結晶シリコン膜を形成し、フォトレジスト膜をマスクと
して用いてイオン注入法によりリンを１×１０17〜１×
１０18 ａｔｏｍｓ／ｃｍ3 の不純物濃度になるように
ＴＦＴのチャンネルになる領域にのみ導入し、Ｎ型チャ
ンネル領域５を形成する。
のゲート絶縁膜４を形成する。次にＴＦＴのチャンネル
を形成するためＣＶＤ法により厚さ２０〜５０ｎｍの多
結晶シリコン膜を形成し、フォトレジスト膜をマスクと
して用いてイオン注入法によりリンを１×１０17〜１×
１０18 ａｔｏｍｓ／ｃｍ3 の不純物濃度になるように
ＴＦＴのチャンネルになる領域にのみ導入し、Ｎ型チャ
ンネル領域５を形成する。
【００１３】次にフォトレジスト膜をマスクとしてＮ型
チャンネル領域５を設けた多結晶シリコン膜にボロンを
１×１０19〜１×１０20ａｔｏｍｓ／ｃｍ3の不純物濃
度になるように導入し、高濃度Ｐ型ドレイン領域６およ
び高濃度Ｐ型ソース領域７を形成する。ここでＴＦＴの
Ｎ型チャンネル領域５と高濃度Ｐ型ドレイン領域６は不
純物の導入されていないオフセット領域８により分離さ
れている。最後に層間絶縁膜、金属配線、表面保護膜な
どを形成すればＴＦＴが完成する。
チャンネル領域５を設けた多結晶シリコン膜にボロンを
１×１０19〜１×１０20ａｔｏｍｓ／ｃｍ3の不純物濃
度になるように導入し、高濃度Ｐ型ドレイン領域６およ
び高濃度Ｐ型ソース領域７を形成する。ここでＴＦＴの
Ｎ型チャンネル領域５と高濃度Ｐ型ドレイン領域６は不
純物の導入されていないオフセット領域８により分離さ
れている。最後に層間絶縁膜、金属配線、表面保護膜な
どを形成すればＴＦＴが完成する。
【００１４】次に本発明の第２実施例について図２を参
照して説明する。第１実施例と同様に、１はシリコン基
板、２は酸化シリコン膜である。ここで、ＴＦＴのチャ
ンネルを形成するためＣＶＤ法により厚さ２０〜５０ｎ
ｍの多結晶シリコン膜を設け、全面イオン注入法により
リンを１×１０17〜１×１０18ａｔｏｍｓ／ｃｍ3の不
純物濃度になるように導入してＮ型チャンネル領域５を
含む多結晶シリコン膜を形成する。
照して説明する。第１実施例と同様に、１はシリコン基
板、２は酸化シリコン膜である。ここで、ＴＦＴのチャ
ンネルを形成するためＣＶＤ法により厚さ２０〜５０ｎ
ｍの多結晶シリコン膜を設け、全面イオン注入法により
リンを１×１０17〜１×１０18ａｔｏｍｓ／ｃｍ3の不
純物濃度になるように導入してＮ型チャンネル領域５を
含む多結晶シリコン膜を形成する。
【００１５】次にＣＶＤ法により厚さ１５〜３５ｎｍの
ゲート絶縁膜４を形成した後に、厚さ１００〜１５０ｎ
ｍの導電性をもたせた多結晶シリコンより成るゲート電
極３を形成する。
ゲート絶縁膜４を形成した後に、厚さ１００〜１５０ｎ
ｍの導電性をもたせた多結晶シリコンより成るゲート電
極３を形成する。
【００１６】次にゲート電極３をマスクとしてイオン注
入法によりボロンをＮ型チャンネル領域５に導入したリ
ンと同程度のドーズ量になるように導入する。この場
合、導入するボロンのドーズ量を調節して、オフセット
領域８の最終的な不純物濃度を不純物を導入していない
多結晶シリコン膜と同じ状態にすることができる。
入法によりボロンをＮ型チャンネル領域５に導入したリ
ンと同程度のドーズ量になるように導入する。この場
合、導入するボロンのドーズ量を調節して、オフセット
領域８の最終的な不純物濃度を不純物を導入していない
多結晶シリコン膜と同じ状態にすることができる。
【００１７】次にフォトレジスト膜をマスクとしてＮ型
多結晶シリコン膜５にボロンを１×１０19〜１×１０20
ａｔｏｍｓ／ｃｍ3の不純物濃度になるように導入し、
高濃度Ｐ型ドレイン領域６及び高濃度Ｐ型ソース領域７
を形成する。最後に先の実施例と同様に層間絶縁膜、金
属配線、表面保護膜などを形成すればＴＦＴが完成す
る。
多結晶シリコン膜５にボロンを１×１０19〜１×１０20
ａｔｏｍｓ／ｃｍ3の不純物濃度になるように導入し、
高濃度Ｐ型ドレイン領域６及び高濃度Ｐ型ソース領域７
を形成する。最後に先の実施例と同様に層間絶縁膜、金
属配線、表面保護膜などを形成すればＴＦＴが完成す
る。
【００１８】また、これまでの実施例ではＰ型ＴＦＴを
形成する場合について述べてきたが、Ｎ型ＴＦＴを形成
する場合にも不純物を導入しないオフセット領域を設け
ることによりＰ型ＴＦＴと同様の効果を得ることができ
る。
形成する場合について述べてきたが、Ｎ型ＴＦＴを形成
する場合にも不純物を導入しないオフセット領域を設け
ることによりＰ型ＴＦＴと同様の効果を得ることができ
る。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
のＴＦＴはＮ型チャンネル領域と高濃度Ｐ型ソース領域
との間に多結晶シリコン膜中に設けた実質的に不純物が
ドープされていないオフセット領域を介在させたのでソ
ース・ドレイン間の耐圧を低下させることなくＴＦＴの
オン／オフ特性を改善することができるという効果を有
する。
のＴＦＴはＮ型チャンネル領域と高濃度Ｐ型ソース領域
との間に多結晶シリコン膜中に設けた実質的に不純物が
ドープされていないオフセット領域を介在させたのでソ
ース・ドレイン間の耐圧を低下させることなくＴＦＴの
オン／オフ特性を改善することができるという効果を有
する。
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第２実施例を示す断面図である。
【図３】従来例の断面図である。
１ シリコン基板 ２ 酸化シリコン膜 ３ ゲート電極 ４ ゲート絶縁膜 ５ Ｎ型チャンネル領域 ６ 高濃度Ｐ型ドレイン領域 ７ 高濃度Ｐ型ソース領域 ８ オフセット領域 ９ 低濃度Ｐ型オフセット領域
Claims (3)
- 【請求項１】 半導体基板の一主面上に形成され、ゲー
ト電極と、多結晶シリコン膜中に画成されゲート電極に
ゲート絶縁膜を介して対向した第１導電型のチャンネル
領域と、上記多結晶シリコン膜中に形成されチャンネル
領域に隣接する高濃度第２導電型のソース領域と、上記
多結晶シリコン中に設けられ高濃度の第２導電型のドレ
イン領域と、上記多結晶シリコン膜中に設けられチャン
ネル領域とドレイン領域との間に介在するオフセット領
域とを有する薄膜トランジスタにおいて、上記オフセッ
ト領域は実質的に不純物の導入されていない多結晶シリ
コンであることを特徴とする薄膜トランジスタ。 - 【請求項２】 上記第１導電型はＮ型であり、第２導電
型はＰ型である請求項１記載の薄膜トランジスタ。 - 【請求項３】 上記薄膜トランジスタはフリップフロッ
プ型スタティックメモリセルの負荷素子として機能する
請求項１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359821A JPH05183131A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359821A JPH05183131A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183131A true JPH05183131A (ja) | 1993-07-23 |
Family
ID=18466469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3359821A Pending JPH05183131A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183131A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417057B1 (en) | 1994-06-14 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming a semiconductor device having a TFT utilizing optical annealing before a gate electrode is formed |
| JP2006066928A (ja) * | 1994-09-09 | 2006-03-09 | Renesas Technology Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105574A (ja) * | 1981-12-17 | 1983-06-23 | Seiko Epson Corp | 液晶表示装置 |
| JPS63110750A (ja) * | 1986-10-29 | 1988-05-16 | Sony Corp | 半導体装置 |
| JPH01268064A (ja) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | 多結晶シリコン薄膜の形成方法 |
| JPH02278771A (ja) * | 1989-04-20 | 1990-11-15 | Matsushita Electron Corp | 薄膜トランジスタ |
-
1991
- 1991-12-27 JP JP3359821A patent/JPH05183131A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105574A (ja) * | 1981-12-17 | 1983-06-23 | Seiko Epson Corp | 液晶表示装置 |
| JPS63110750A (ja) * | 1986-10-29 | 1988-05-16 | Sony Corp | 半導体装置 |
| JPH01268064A (ja) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | 多結晶シリコン薄膜の形成方法 |
| JPH02278771A (ja) * | 1989-04-20 | 1990-11-15 | Matsushita Electron Corp | 薄膜トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417057B1 (en) | 1994-06-14 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming a semiconductor device having a TFT utilizing optical annealing before a gate electrode is formed |
| US6690063B2 (en) | 1994-06-14 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor integrated circuit and method for forming the same |
| JP2006066928A (ja) * | 1994-09-09 | 2006-03-09 | Renesas Technology Corp | 半導体装置の製造方法 |
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