JPH0290683A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高耐圧のｇＩＢトランジスタ（以下ＴＰＴと示
す）及びその製造方法に関する。
す）及びその製造方法に関する。
［従来の技術］
高耐圧ＴＦＴは、Ｓ、５ＥＫＩ ｅｔ ａｌ。
ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＬＥＴ
ＴＥＲＳ、ＶＯＬ、ＥＤＬ−８，ＮＯ１９゜ｐｐ、４２
５〜４２７． １９８７． 等に示されるように、通
常のＴＰＴと異なり、オフセット領域を持っている。
ＴＥＲＳ、ＶＯＬ、ＥＤＬ−８，ＮＯ１９゜ｐｐ、４２
５〜４２７． １９８７． 等に示されるように、通
常のＴＰＴと異なり、オフセット領域を持っている。
従来の高耐圧ＴＰＴは、前記文献に示されるごとく、オ
フセット領域とチャネル領域との不純物濃度が異なって
いた。
フセット領域とチャネル領域との不純物濃度が異なって
いた。
［発明が解決しようとする課題］
しかし、従来の高耐圧ＴＰＴは、その製造工程において
、不純物混入工程を最低２回要していた。
、不純物混入工程を最低２回要していた。
オフセット領域を形成する工程及びソース、ドレイン領
域を形成する工程である。この高耐圧ＴＰＴで相補型（
以下、０ＭＯ３型と示す）の回路を組んだ半導体装置を
形成する場合は、前記不純物混入工程が最低４回と多く
、高耐圧ＴＰＴを用いた半導体装置が高コストなものと
なるという課題があった。また、従来のオフセット領域
とチャネル領域と不純物濃度が異なる高耐圧ＴＰＴにお
いては、オフセット領域を大きくとる必要があり、１個
の高耐圧ＴＰＴの占める面積が大きくなり、これを用い
た半導体装置のコスト高に拍車をかけていた。
域を形成する工程である。この高耐圧ＴＰＴで相補型（
以下、０ＭＯ３型と示す）の回路を組んだ半導体装置を
形成する場合は、前記不純物混入工程が最低４回と多く
、高耐圧ＴＰＴを用いた半導体装置が高コストなものと
なるという課題があった。また、従来のオフセット領域
とチャネル領域と不純物濃度が異なる高耐圧ＴＰＴにお
いては、オフセット領域を大きくとる必要があり、１個
の高耐圧ＴＰＴの占める面積が大きくなり、これを用い
た半導体装置のコスト高に拍車をかけていた。
そこで本発明は、高耐圧ＴＰＴの不純物混入工程数を低
減し、また、高耐圧ＴＰＴのオフセット領域を縮小する
ことによって、高耐圧ＴＰＴを用いた半導体装置を低コ
スト化することを目的とするものである。
減し、また、高耐圧ＴＰＴのオフセット領域を縮小する
ことによって、高耐圧ＴＰＴを用いた半導体装置を低コ
スト化することを目的とするものである。
［課題を解決するための手段］
以上の課題を解決するため、本発明の薄膜トランジスタ
は、チャネル領域及びオフセット領域を同じ導電型を有
する同一の不純物で、同一不純物濃度で形成したことを
特徴とする。また、前記チャネル領域及びオフセット領
域におけるｐ型もしくはｎ型の導電型を有する不純物濃
度を１０１５ｃｍ”以下としたことを特徴とする。また
、本発明の薄膜トランジスタの製造方法は、ソース、ド
レイン領域の形成時にのみ半導体薄膜中にｐ型もしくは
ｎ型の導電型を有する不純物を混入する工程を有するこ
とを特徴とする。
は、チャネル領域及びオフセット領域を同じ導電型を有
する同一の不純物で、同一不純物濃度で形成したことを
特徴とする。また、前記チャネル領域及びオフセット領
域におけるｐ型もしくはｎ型の導電型を有する不純物濃
度を１０１５ｃｍ”以下としたことを特徴とする。また
、本発明の薄膜トランジスタの製造方法は、ソース、ド
レイン領域の形成時にのみ半導体薄膜中にｐ型もしくは
ｎ型の導電型を有する不純物を混入する工程を有するこ
とを特徴とする。
［実施例］
第１図に、本発明の実施例における高耐圧ＴＦＴの製造
工程順の断面図を示す。同図（ａ）は、ゲート電極形成
工程終了時の断面図である。１０１は少なくとも表面が
絶縁された基板、１０２は半導体ＦＮＭ、１０３はゲー
ト絶縁膜、１０４はゲート電極である。基板１０１上に
半導体ｆｉＪｇ［１０２を形成し、ゲート絶縁Ｈ１０３
、ゲート電極１０４を形成する。同図（ｂ）は、ソース
、ドレイン領域形成工程時の断面図であり、１０５は不
純物の混入を阻止するマスク材料である。イオン注入法
（Ｉ／Ｉ法）等でｐ゛領域ｐ型の導電型を有する不純物
濃度が濃い領域）もしくはｎ９領域（ｎ型の導電型を有
する不純物濃度が濃い領域）を形成し、ソース、ドレイ
ン領域とする。Ｉ／Ｉ法を用いる場合、マスク材料１０
５にはフォトレジスト等が用いられる。ゲート電極端と
ソース、ドレイン領域端の間がオフセット領域となる。
工程順の断面図を示す。同図（ａ）は、ゲート電極形成
工程終了時の断面図である。１０１は少なくとも表面が
絶縁された基板、１０２は半導体ＦＮＭ、１０３はゲー
ト絶縁膜、１０４はゲート電極である。基板１０１上に
半導体ｆｉＪｇ［１０２を形成し、ゲート絶縁Ｈ１０３
、ゲート電極１０４を形成する。同図（ｂ）は、ソース
、ドレイン領域形成工程時の断面図であり、１０５は不
純物の混入を阻止するマスク材料である。イオン注入法
（Ｉ／Ｉ法）等でｐ゛領域ｐ型の導電型を有する不純物
濃度が濃い領域）もしくはｎ９領域（ｎ型の導電型を有
する不純物濃度が濃い領域）を形成し、ソース、ドレイ
ン領域とする。Ｉ／Ｉ法を用いる場合、マスク材料１０
５にはフォトレジスト等が用いられる。ゲート電極端と
ソース、ドレイン領域端の間がオフセット領域となる。
半導体薄膜１０２がＳｉの場合、混入する不純物はＢ（
ｐ型）、Ｐ（ｎ型）等を用い、不純物濃度は１０２９ｃ
ｍ−３程度である。同図（ｃ）はソース、ドレイン領域
形成工程終了時の断面図であり、１０６及び１０７は同
図（ｂ）に示す工程により形成されたソース、ドレイン
領域、１０８はチャネル領域及びオフセット領域である
。チャネル領域及びオフセット領域１０８にはゲート電
極１０４を形成する工程以降はｐ型もしくはｎ型の導電
型を有する不純物は混入されない。このため、本実施例
における不純物混入工程は最低１回でよく、通常のＴＰ
Ｔを形成する工程と同様の工程で高耐圧ＴＰＴが形成で
きる。同図（Ｃ）以降に、絶縁膜の形成、配線等がなさ
れ、半導体装置が完成する。
ｐ型）、Ｐ（ｎ型）等を用い、不純物濃度は１０２９ｃ
ｍ−３程度である。同図（ｃ）はソース、ドレイン領域
形成工程終了時の断面図であり、１０６及び１０７は同
図（ｂ）に示す工程により形成されたソース、ドレイン
領域、１０８はチャネル領域及びオフセット領域である
。チャネル領域及びオフセット領域１０８にはゲート電
極１０４を形成する工程以降はｐ型もしくはｎ型の導電
型を有する不純物は混入されない。このため、本実施例
における不純物混入工程は最低１回でよく、通常のＴＰ
Ｔを形成する工程と同様の工程で高耐圧ＴＰＴが形成で
きる。同図（Ｃ）以降に、絶縁膜の形成、配線等がなさ
れ、半導体装置が完成する。
同実施例において、チャネル領域及びオフセット領域１
０８におけるｐ型もしくはｎ型の導電型を有する不純物
濃度を１０１５ｃｒｒｒ３以下とすると、半導体薄膜１
０２に多結晶Ｓｉを用いた場合においてドレイン耐圧が
著しく向上し、オフセット領域が大きく縮小される。多
結晶Ｓｉ中にｐｎ接合を形成した場合、結晶粒界の欠陥
に起因するリーク電流が多く、逆方向耐、圧も小さい。
０８におけるｐ型もしくはｎ型の導電型を有する不純物
濃度を１０１５ｃｒｒｒ３以下とすると、半導体薄膜１
０２に多結晶Ｓｉを用いた場合においてドレイン耐圧が
著しく向上し、オフセット領域が大きく縮小される。多
結晶Ｓｉ中にｐｎ接合を形成した場合、結晶粒界の欠陥
に起因するリーク電流が多く、逆方向耐、圧も小さい。
高耐圧ＴＰＴを形成した場合においても同様で、これを
向上させるには、結晶成長させ結晶粒を大きくするか、
Ｈ２プラズマ処理等により欠陥に水素等の原子を添加し
てやる必要があった。ところが、上記のごとくオフセッ
ト領域の不純物濃度を１０１５ｃｍ−”以下とすると、
特に結晶成長とか、Ｈ２プラズマとかの工程を要するこ
と無くドレイン耐圧が向上し、オフセット領域が縮小で
きる。例えば、従来は１００Ｖのドレイン耐圧を得るの
にオフセット長（第１図（Ｃ）におけるゲート電極端と
ソース、ドレイン領域端との距Ｗｌ）が２０μｍ必要で
あったが、これを半分の１０μｍとすることができた。
向上させるには、結晶成長させ結晶粒を大きくするか、
Ｈ２プラズマ処理等により欠陥に水素等の原子を添加し
てやる必要があった。ところが、上記のごとくオフセッ
ト領域の不純物濃度を１０１５ｃｍ−”以下とすると、
特に結晶成長とか、Ｈ２プラズマとかの工程を要するこ
と無くドレイン耐圧が向上し、オフセット領域が縮小で
きる。例えば、従来は１００Ｖのドレイン耐圧を得るの
にオフセット長（第１図（Ｃ）におけるゲート電極端と
ソース、ドレイン領域端との距Ｗｌ）が２０μｍ必要で
あったが、これを半分の１０μｍとすることができた。
第２図に、本発明の実施例におけるＣＭＯ８型高耐圧Ｔ
ＰＴを用いた半導体装置の製造工程順の断面図を示す。
ＰＴを用いた半導体装置の製造工程順の断面図を示す。
同図（ａ）は、Ｐｃｈ ＴＦＴのソース、ドレイン領
域を形成するため、選択的にｐ型の導電型を有する不純
物を混入する工程時の断面図であり、第１図と同一の記
号は第１図と同一のものを表す。同図（ｂ）は、Ｎｃｈ
ＴＦＴのソース、ドレイン領域を形成するため、選
択的にｎ型の導電型を有する不純物を混入する工程時の
断面図である。２０１及び２０２は同図（ａ）の工程で
形成されたＰｃｈ ＴＦＴのソース、ドレイン領域で
あり、２０３はＰｃｈ ＴＦＴのチャネル領域及びオ
フセット領域である。同図（Ｃ）は、ＣＭＯ８型高耐圧
ＴＰＴのソース、ドレイン領域形成工程終了時の断面図
である。２０４及び２０５は同図（ｂ）の工程で形成さ
れたＮｃｈＴＦＴのソース、ドレイン領域であり、２０
６はＮｃｈ ＴＦＴのチャネル領域及びオフセット領
域である。以上の実施例でわかるように、ＣＭＯ８型高
耐圧ＴＰＴを形成する場合において、不純物混入工程は
最低２回でよく、従来の最低４回に比べ大幅に製造工程
が短縮される。
域を形成するため、選択的にｐ型の導電型を有する不純
物を混入する工程時の断面図であり、第１図と同一の記
号は第１図と同一のものを表す。同図（ｂ）は、Ｎｃｈ
ＴＦＴのソース、ドレイン領域を形成するため、選
択的にｎ型の導電型を有する不純物を混入する工程時の
断面図である。２０１及び２０２は同図（ａ）の工程で
形成されたＰｃｈ ＴＦＴのソース、ドレイン領域で
あり、２０３はＰｃｈ ＴＦＴのチャネル領域及びオ
フセット領域である。同図（Ｃ）は、ＣＭＯ８型高耐圧
ＴＰＴのソース、ドレイン領域形成工程終了時の断面図
である。２０４及び２０５は同図（ｂ）の工程で形成さ
れたＮｃｈＴＦＴのソース、ドレイン領域であり、２０
６はＮｃｈ ＴＦＴのチャネル領域及びオフセット領
域である。以上の実施例でわかるように、ＣＭＯ８型高
耐圧ＴＰＴを形成する場合において、不純物混入工程は
最低２回でよく、従来の最低４回に比べ大幅に製造工程
が短縮される。
以上述べた実施例は、ゲート電極の両側にオフセット領
域を持つＴＰＴを用いた例であるが、ゲート電極の片側
のみオフセット領域を持つＴＰＴを用いる場合において
も、本発明を適用すればよい。また、もちろんチャネル
領域及びオフセット領域は真性（ｉ型）半導体で構成し
てもよい。半導体Ｎ膜に多結晶Ｓｉを用いる場合は、チ
ャネル領域及びオフセット領域をｉ型とした方が現在好
結果が得られている。また、本発明の半導体装置の製造
方法を用いて、同時に、通常のオフセット領域の無いＴ
ＰＴも形成できるため、ＣＭＯ８型で、通常ＴＰＴ、高
耐圧ＴＰＴの混在した半導体装置が少ない工程数で形成
できる。高耐圧ＴＰＴを用いて、エレクトロルミネッセ
ンスや圧電素子の駆動回路等が形成でき、本発明の応用
分野は広い。
域を持つＴＰＴを用いた例であるが、ゲート電極の片側
のみオフセット領域を持つＴＰＴを用いる場合において
も、本発明を適用すればよい。また、もちろんチャネル
領域及びオフセット領域は真性（ｉ型）半導体で構成し
てもよい。半導体Ｎ膜に多結晶Ｓｉを用いる場合は、チ
ャネル領域及びオフセット領域をｉ型とした方が現在好
結果が得られている。また、本発明の半導体装置の製造
方法を用いて、同時に、通常のオフセット領域の無いＴ
ＰＴも形成できるため、ＣＭＯ８型で、通常ＴＰＴ、高
耐圧ＴＰＴの混在した半導体装置が少ない工程数で形成
できる。高耐圧ＴＰＴを用いて、エレクトロルミネッセ
ンスや圧電素子の駆動回路等が形成でき、本発明の応用
分野は広い。
［発明の効果］
以上述べたように本発明によれば、高耐圧ＴＰＴにおい
て、チャネル領域及びオフセット領域を同じ導電型を有
する同一の不純物で、同一不純物濃度で形成することに
より、またその製造方法において、ソース、ドレイン領
域の形成時にのみ半導体薄膜中にｐ型もしくはｎ型の導
電型を有する不純物を混入することにより、製造工程数
が低減される。また、前記チャネル領域及びオフセット
領域におけるｐ型もしくはｎ型の導電型を有する不純物
濃度を１ｏ”ｃｍ−’以下とすることにより、オフセッ
ト領域が縮小される。以上の効果により、低コストで製
造できる高性能の高耐圧ＴＰＴが実現され、それを用い
た高耐圧半導体装置が低コストで実現される。また本発
明は、一般の高電圧を使用する回路等を含む半導体装置
にも適用できる。
て、チャネル領域及びオフセット領域を同じ導電型を有
する同一の不純物で、同一不純物濃度で形成することに
より、またその製造方法において、ソース、ドレイン領
域の形成時にのみ半導体薄膜中にｐ型もしくはｎ型の導
電型を有する不純物を混入することにより、製造工程数
が低減される。また、前記チャネル領域及びオフセット
領域におけるｐ型もしくはｎ型の導電型を有する不純物
濃度を１ｏ”ｃｍ−’以下とすることにより、オフセッ
ト領域が縮小される。以上の効果により、低コストで製
造できる高性能の高耐圧ＴＰＴが実現され、それを用い
た高耐圧半導体装置が低コストで実現される。また本発
明は、一般の高電圧を使用する回路等を含む半導体装置
にも適用できる。
第１図（ａ）〜（Ｃ）は、本発明の実施例における高耐
圧ＴＰＴの製造工程順の断面図。同図（ａ）はゲート電
極形成工程終了時、同図（ｂ）はソース、ドレイン領域
形成工程時、同図（Ｃ）はソース、ドレイン領域形成工
程終了時の断面図。 第２図（ａ）〜（Ｃ）は、本発明の実施例におけるＣＭ
Ｏ８型高耐圧ＴＰＴを用いた半導体装置の製造工程順の
断面図。同図（ａ）は、Ｐｃｈ ＴＦＴのソース、ド
レイン領域を形成するため、選択的にｐ型の導電型を有
する不純物を混入する工程時、同図価）は、Ｎｃｈ
ＴＦＴのソース、ドレイン領域を形成するため、選択的
にｎ型の導電型を有する不鈍物を混入する工程時、同図
（Ｃ）は、ＣＭＯ３型高耐圧ＴＰＴのソース、ドレイン
領域形成工程終了時の断面図。 １０１・・・少なくとも表面が絶縁された基板１０２・
・・半導体薄膜 １０３・・・ゲート絶縁膜 １０４・・・ゲート電極 １０５・・・マスク材料 １０６、 １０７・・・ソース、ドレイン領域１０８・
・・チャネル領域及びオフセット領域以上 出願人 セイコーエプソン株式会社 代理人 弁理士上柳雅誉（他１名） ↓Ｉ／Ｔ
圧ＴＰＴの製造工程順の断面図。同図（ａ）はゲート電
極形成工程終了時、同図（ｂ）はソース、ドレイン領域
形成工程時、同図（Ｃ）はソース、ドレイン領域形成工
程終了時の断面図。 第２図（ａ）〜（Ｃ）は、本発明の実施例におけるＣＭ
Ｏ８型高耐圧ＴＰＴを用いた半導体装置の製造工程順の
断面図。同図（ａ）は、Ｐｃｈ ＴＦＴのソース、ド
レイン領域を形成するため、選択的にｐ型の導電型を有
する不純物を混入する工程時、同図価）は、Ｎｃｈ
ＴＦＴのソース、ドレイン領域を形成するため、選択的
にｎ型の導電型を有する不鈍物を混入する工程時、同図
（Ｃ）は、ＣＭＯ３型高耐圧ＴＰＴのソース、ドレイン
領域形成工程終了時の断面図。 １０１・・・少なくとも表面が絶縁された基板１０２・
・・半導体薄膜 １０３・・・ゲート絶縁膜 １０４・・・ゲート電極 １０５・・・マスク材料 １０６、 １０７・・・ソース、ドレイン領域１０８・
・・チャネル領域及びオフセット領域以上 出願人 セイコーエプソン株式会社 代理人 弁理士上柳雅誉（他１名） ↓Ｉ／Ｔ
Claims (3)
- （１）少なくとも表面が絶縁された基板上に、半導体薄
膜、ゲート絶縁膜、ゲート電極を設け、前記半導体薄膜
中に、チャネル領域、オフセット領域、ソース、ドレイ
ン領域を設けて成る薄膜トランジスタにおいて、チャネ
ル領域及びオフセット領域を同じ導電型を有する同一の
不純物で、同一不純物濃度で形成したことを特徴とする
薄膜トランジスタ。 - （２）前記チャネル領域及びオフセット領域におけるｐ
型もしくはｎ型の導電型を有する不純物濃度を１０＾１
＾５ｃｍ＾−＾３以下としたことを特徴とする、請求項
１記載の薄膜トランジスタ。 - （３）少なくとも表面が絶縁された基板上に、半導体薄
膜、ゲート絶縁膜、ゲート電極を設け、前記半導体薄膜
中に、チャネル領域、オフセット領域、ソース、ドレイ
ン領域を設けて成る薄膜トランジスタの製造方法におい
て、ソース、ドレイン領域の形成時にのみ前記半導体薄
膜中にｐ型もしくはｎ型の導電型を有する不純物を混入
する工程を有することを特徴とする、薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24281088A JPH0290683A (ja) | 1988-09-28 | 1988-09-28 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24281088A JPH0290683A (ja) | 1988-09-28 | 1988-09-28 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290683A true JPH0290683A (ja) | 1990-03-30 |
Family
ID=17094624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24281088A Pending JPH0290683A (ja) | 1988-09-28 | 1988-09-28 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290683A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5112764A (en) * | 1990-09-04 | 1992-05-12 | North American Philips Corporation | Method for the fabrication of low leakage polysilicon thin film transistors |
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