JPH01268064A - 多結晶シリコン薄膜の形成方法 - Google Patents
多結晶シリコン薄膜の形成方法Info
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- JPH01268064A JPH01268064A JP63095564A JP9556488A JPH01268064A JP H01268064 A JPH01268064 A JP H01268064A JP 63095564 A JP63095564 A JP 63095564A JP 9556488 A JP9556488 A JP 9556488A JP H01268064 A JPH01268064 A JP H01268064A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
多結晶51MOS型電界効果トランジスタの、オフ電流
を減少させ、しきい電圧の絶対値を減少させ、動作電流
を増加させるのに好適な半導体装置およびその製造方法
に関する。
多結晶51MOS型電界効果トランジスタの、オフ電流
を減少させ、しきい電圧の絶対値を減少させ、動作電流
を増加させるのに好適な半導体装置およびその製造方法
に関する。
アイ・イー・イー・イー、エレクトロン デバイス レ
ター イーデイ−エル−6(1984年)第468頁か
ら第470頁(工EERElectronDevice
Lett、、EDL−5,p 46 g (1984
) )において論じられているように、従来、多結晶5
1MOS型電界効果トランジスタにおいてはチャネル部
の多結晶Si膜の形成には反応ガスにモノシランガスを
用い600〜650℃の温度範囲で低圧化学気相蒸着法
が用いられている。
ター イーデイ−エル−6(1984年)第468頁か
ら第470頁(工EERElectronDevice
Lett、、EDL−5,p 46 g (1984
) )において論じられているように、従来、多結晶5
1MOS型電界効果トランジスタにおいてはチャネル部
の多結晶Si膜の形成には反応ガスにモノシランガスを
用い600〜650℃の温度範囲で低圧化学気相蒸着法
が用いられている。
上記従来技術は、チャネル領域となる多結晶Si膜の結
晶性および該多結晶Siとゲート絶縁膜との界面の平滑
さについては配慮されておらず。
晶性および該多結晶Siとゲート絶縁膜との界面の平滑
さについては配慮されておらず。
オフ電流が大きい、しきい電圧の絶対値が大きい、動作
電流が小さいといった問題があった。
電流が小さいといった問題があった。
本発明の目的は、オフ電流が小さくしきい電圧の絶対値
が小さくかつ動作電流の大きな多結晶Sj、MOS型電
界効果トランジスタおよびその製造方法を提供すること
にある。
が小さくかつ動作電流の大きな多結晶Sj、MOS型電
界効果トランジスタおよびその製造方法を提供すること
にある。
上記目的は、チャネル領域となる多結晶Si膜の結晶粒
径を大きくし、かつゲート絶縁膜との界面を平滑にする
ことで達成される。
径を大きくし、かつゲート絶縁膜との界面を平滑にする
ことで達成される。
そのために、多結晶Si膜の形成において、従来のモノ
シランに代えてジシランあるいはトリシランを反応ガス
に用い550℃以下450a以上の温度で堆積させて、
その後に熱処理を行うことによって結晶粒径の大きな、
かつゲート絶縁膜との界面の平滑な多結晶Si膜を得る
ことができた。
シランに代えてジシランあるいはトリシランを反応ガス
に用い550℃以下450a以上の温度で堆積させて、
その後に熱処理を行うことによって結晶粒径の大きな、
かつゲート絶縁膜との界面の平滑な多結晶Si膜を得る
ことができた。
この多結晶Si膜をチャネル領域として用いることによ
り上記問題点は大幅に改善できる。
り上記問題点は大幅に改善できる。
ジシランあるいはトリシランを反応ガスに用いたLPC
VD法により550℃以下で堆積したSi膜は非晶質状
態であり、熱処理によって大きぐ結晶成長し、しかもそ
の表面は非常に平滑である。
VD法により550℃以下で堆積したSi膜は非晶質状
態であり、熱処理によって大きぐ結晶成長し、しかもそ
の表面は非常に平滑である。
それによって、該多結晶Si膜をチャネル部に用いた、
MOS型電界効果トランジスタは、オフ電流が小さく、
しきい電圧の絶対値が小さく、動作電流が大きくなる。
MOS型電界効果トランジスタは、オフ電流が小さく、
しきい電圧の絶対値が小さく、動作電流が大きくなる。
以下図面を参照しながら本発明を詳述する。
実施例I
P型Si基板11を用意し、熱酸化し1100nの5i
Oz膜12を形成する。その上に低圧化学気相蒸着法(
以下LPCVD法と略記)により、反応ガスに10%5
izHeガス(Heベース)を用い温度520℃で非晶
質Si膜13を50nm堆積する。ホトレジストパター
ンをマスクとしてCCQ tガスを用いたドライエツチ
ング法でSiを島状にパターン形成するa S iH4
ガスとNzOガスの熱分解を用いた+、pcvn法によ
りS i Ox膜14を25nm堆積し、続いてo2ガ
ス雰囲気中で900℃、1o分の熱処理を行いゲート酸
化膜とする。続いて、多結晶Si 13中に、Pを50
KaVでドーズ@1x10tz備−2イオン打ち込みす
る(第1図A)。
Oz膜12を形成する。その上に低圧化学気相蒸着法(
以下LPCVD法と略記)により、反応ガスに10%5
izHeガス(Heベース)を用い温度520℃で非晶
質Si膜13を50nm堆積する。ホトレジストパター
ンをマスクとしてCCQ tガスを用いたドライエツチ
ング法でSiを島状にパターン形成するa S iH4
ガスとNzOガスの熱分解を用いた+、pcvn法によ
りS i Ox膜14を25nm堆積し、続いてo2ガ
ス雰囲気中で900℃、1o分の熱処理を行いゲート酸
化膜とする。続いて、多結晶Si 13中に、Pを50
KaVでドーズ@1x10tz備−2イオン打ち込みす
る(第1図A)。
次に反応ガスに5iHaを用い620℃でLPCVD法
により多結晶Si膜を300nm堆積し、レジストパタ
ーンマスクでCCQ &ガスを用いたドライエツチング
法でゲート電極15を形成する。続いて900℃のOz
ガス雰囲気中で30分間熱処理を行い10nmの5iO
z膜を形成し、BFzを25KeVでドーズ量2 X
10 ”cs、”イオン打ち込みしソース・ドレインお
よびゲートのP型高濃度不純物領域を形成する(第1図
B)。
により多結晶Si膜を300nm堆積し、レジストパタ
ーンマスクでCCQ &ガスを用いたドライエツチング
法でゲート電極15を形成する。続いて900℃のOz
ガス雰囲気中で30分間熱処理を行い10nmの5iO
z膜を形成し、BFzを25KeVでドーズ量2 X
10 ”cs、”イオン打ち込みしソース・ドレインお
よびゲートのP型高濃度不純物領域を形成する(第1図
B)。
次にSiH4ガスとN 20ガスの熱分解を用いたLP
CVD法により5ins膜16を200nm堆積し、レ
ジストパターンをマスクとしてHF水溶液中でウェット
エツチングしコンタクト穴を形成する。さらに0.9μ
mのAl217を堆積し、ホトレジストパーターンをマ
スクにB CQ aおよびCCQ番ガスを用いるドライ
エツチング法で配線のパターンを形成後、水素雰囲気中
450℃、30分の熱処理を行う(第1図C)。
CVD法により5ins膜16を200nm堆積し、レ
ジストパターンをマスクとしてHF水溶液中でウェット
エツチングしコンタクト穴を形成する。さらに0.9μ
mのAl217を堆積し、ホトレジストパーターンをマ
スクにB CQ aおよびCCQ番ガスを用いるドライ
エツチング法で配線のパターンを形成後、水素雰囲気中
450℃、30分の熱処理を行う(第1図C)。
本実施例により製造した多結晶SipチャネルMOS型
電界効果トランジスタにおいて、ソースを接地しドレイ
ンおよびゲート電極に電圧を印加しドレイン電流を測定
した。
電界効果トランジスタにおいて、ソースを接地しドレイ
ンおよびゲート電極に電圧を印加しドレイン電流を測定
した。
チャネル領域となる多結晶Siを従来の620℃でSi
H4ガスを用いたLPCVD法で製造した多結晶Sip
チャネルMOS型電界効果トランジスタにおいて同様の
測定を行い、比較したところチャネル長1.6μm、チ
ャネル幅10μmにおいてゲート電圧Ovの時のオフ電
流は36.4 p A から5.9pA に減少し、ゲ
ート電圧−4vの時の動作電流は0.01μAから0.
7μAに増加し、ドレイン電流10μAの時のゲート電
圧で定義したしきい電圧の絶対値は3.8vから2.5
vに減少し、キャリア移動度は0.7aJ/V−Sから
5.0ffl/V・Sと増加し、特性は大幅に改善され
た。
H4ガスを用いたLPCVD法で製造した多結晶Sip
チャネルMOS型電界効果トランジスタにおいて同様の
測定を行い、比較したところチャネル長1.6μm、チ
ャネル幅10μmにおいてゲート電圧Ovの時のオフ電
流は36.4 p A から5.9pA に減少し、ゲ
ート電圧−4vの時の動作電流は0.01μAから0.
7μAに増加し、ドレイン電流10μAの時のゲート電
圧で定義したしきい電圧の絶対値は3.8vから2.5
vに減少し、キャリア移動度は0.7aJ/V−Sから
5.0ffl/V・Sと増加し、特性は大幅に改善され
た。
実施例2
実施例1と同じ製造方法により、p型Si基板21上に
熱酸化膜22を形成し、反応ガスにStallgを用い
520℃におイテLPCvD法でSi膜23を50nm
堆積する。続いてSi島の形成を行った後、OXガス雰
囲気中で、ランプ加熱による短時間酸化を1150℃で
150秒行い5iOz膜24を25nm形成しゲート酸
化膜とする。続いて実施例1と同じ製造方法により、多
結晶Siゲート電極25を形成し、10nmの5iOz
膜を形成後、BF2のイオン打ち込みを行う。更に。
熱酸化膜22を形成し、反応ガスにStallgを用い
520℃におイテLPCvD法でSi膜23を50nm
堆積する。続いてSi島の形成を行った後、OXガス雰
囲気中で、ランプ加熱による短時間酸化を1150℃で
150秒行い5iOz膜24を25nm形成しゲート酸
化膜とする。続いて実施例1と同じ製造方法により、多
結晶Siゲート電極25を形成し、10nmの5iOz
膜を形成後、BF2のイオン打ち込みを行う。更に。
200nmのCVD5 i Ox膜26を堆積、ウェッ
トエツチングでコンタクト穴を形成、AQ配線27を形
成後、水素雰囲気中熱処理を行う、断面図を第2図に示
す。
トエツチングでコンタクト穴を形成、AQ配線27を形
成後、水素雰囲気中熱処理を行う、断面図を第2図に示
す。
本実施例で製造した多結晶SipチャネルMO3型電界
効果トランジスタにおいて、実施例1と同様の測定を行
った結果より、オフ電流は、7.7pA、動作電流は4
.2μA、しきい電圧は1.7Vキャリア移動度は6c
d/V−3と特性を大幅に向上できた。
効果トランジスタにおいて、実施例1と同様の測定を行
った結果より、オフ電流は、7.7pA、動作電流は4
.2μA、しきい電圧は1.7Vキャリア移動度は6c
d/V−3と特性を大幅に向上できた。
実施例3
以上述べた実施例1.実施例2はすべて、ゲート絶縁膜
上にゲート電極を有した構造であるー。この構造に対し
、高濃度の不純物を含む多結晶Siゲート電極上にゲー
ト絶縁膜を形成した構造がある0本実施例は、そのよう
な構造に対して問題点の解決を図った例であり、第3図
を用いて説明する。
上にゲート電極を有した構造であるー。この構造に対し
、高濃度の不純物を含む多結晶Siゲート電極上にゲー
ト絶縁膜を形成した構造がある0本実施例は、そのよう
な構造に対して問題点の解決を図った例であり、第3図
を用いて説明する。
まず、p型Si基板31を用意し、熱酸化し1100n
の5iOz膜32を形成する。その上にLPCVD法に
より150nmの多結晶Si膜を堆積し、875℃でP
OCQ aによるリン拡散を行い、ホトレジストパタ
ーンをマスクとしてCCn1ガスを用いたドライエツチ
ング法でゲート電極33を形成する(第3図A)。
の5iOz膜32を形成する。その上にLPCVD法に
より150nmの多結晶Si膜を堆積し、875℃でP
OCQ aによるリン拡散を行い、ホトレジストパタ
ーンをマスクとしてCCn1ガスを用いたドライエツチ
ング法でゲート電極33を形成する(第3図A)。
次に、反応ガスに5iHaとN z Oを用いたLPC
VD法により5iOz膜を25nm堆積し、続いてoz
ガス雰囲気中で900’C,10分の熱処理を行いゲー
ト酸化膜34とする。その上に反応ガスに10%5iz
Heガス(Heベース)を用い、温度520℃でLPC
VD法により非晶質Si膜35を50nm堆積する。ホ
トレジストパターンをマスクとしてCCU 4ガスを用
いたドライエツチング法で所定の形状に加工する1次に
LPCVD法により5ins膜36を15nm堆積し、
多結晶Si中にPを40KeVで1X10”c*″″!
イオン打ち込みを行う(第3図B)。
VD法により5iOz膜を25nm堆積し、続いてoz
ガス雰囲気中で900’C,10分の熱処理を行いゲー
ト酸化膜34とする。その上に反応ガスに10%5iz
Heガス(Heベース)を用い、温度520℃でLPC
VD法により非晶質Si膜35を50nm堆積する。ホ
トレジストパターンをマスクとしてCCU 4ガスを用
いたドライエツチング法で所定の形状に加工する1次に
LPCVD法により5ins膜36を15nm堆積し、
多結晶Si中にPを40KeVで1X10”c*″″!
イオン打ち込みを行う(第3図B)。
次にホトレジストパターンをマスクとして、BFzを2
5KeVで2 X 10 ”C10−”イオン打ち込み
し、ソース・ドレインのP壁高濃度不純物層を形成する
。
5KeVで2 X 10 ”C10−”イオン打ち込み
し、ソース・ドレインのP壁高濃度不純物層を形成する
。
次ニCV D法により5iC)z膜37を200nm堆
積し、Nzガス雰囲気中で、900℃、10分間の熱処
理を行った後に、ホトレジストパターンをマスクとして
HF系水溶液中でウェットエツチングしコンタクト穴を
形成する。更に0.9μmのA1138を堆積し、ホト
レジストパターンをマスクにB CQ aおよびCCQ
+ガスを用いるドライエツチング法で配線のパターンを
形成後、水素雰囲気中450℃、30分の熱処理を行う
(第3図c)。
積し、Nzガス雰囲気中で、900℃、10分間の熱処
理を行った後に、ホトレジストパターンをマスクとして
HF系水溶液中でウェットエツチングしコンタクト穴を
形成する。更に0.9μmのA1138を堆積し、ホト
レジストパターンをマスクにB CQ aおよびCCQ
+ガスを用いるドライエツチング法で配線のパターンを
形成後、水素雰囲気中450℃、30分の熱処理を行う
(第3図c)。
本実施例においても実施例1と同様の効果があり、チャ
ネル長1.6μm、チャネル幅10μmにおいて、オフ
電流は10pA、動作電流は0.4μA、しきい電圧は
−2,5V 、キャリア8rJjJ度は5a#/V−8
と特性は大幅に向上できた。
ネル長1.6μm、チャネル幅10μmにおいて、オフ
電流は10pA、動作電流は0.4μA、しきい電圧は
−2,5V 、キャリア8rJjJ度は5a#/V−8
と特性は大幅に向上できた。
実施例4
本発明を、相補形MOS(CMOS)インバータに適用
した実施例を第4図を用いて説明する。
した実施例を第4図を用いて説明する。
まず、p型Si基板401を用意し、通常の選択酸化法
(LOCO5法)を用い素子分離領域402を形成する
。熱酸化により17nmのゲート酸化膜403を形成後
、nチャネルMOSトランジスタのしきい電圧を調節す
るためにBFzを4゜KeV、1.5X10”Ql−”
イオン打ち込みする(第4図A)。
(LOCO5法)を用い素子分離領域402を形成する
。熱酸化により17nmのゲート酸化膜403を形成後
、nチャネルMOSトランジスタのしきい電圧を調節す
るためにBFzを4゜KeV、1.5X10”Ql−”
イオン打ち込みする(第4図A)。
後に、5iHaガスを用いたLPCVD法により多結晶
Si膜25 Onm404を堆積し、導電性を持たせる
ためリン拡散を行った後、LPCVD法で5ift膜4
05を1100n堆積し、ドライエツチング法によりゲ
ート電極を形成する0次にLDD構造用の低濃度層形成
のためPを40 K e Vで1.2X 101acm
−”イオン打ち込みするや次にLPCVD法により5i
Oz膜を300nm堆積し等方性ドライエツチングによ
りゲート電極側壁にサイドウオール406を形成し、A
sを40KeVで5×IQ”m−”イオン打ち込みし、
ソース・ドレインとなる高濃度不純物領域を形成する(
第4図B)。
Si膜25 Onm404を堆積し、導電性を持たせる
ためリン拡散を行った後、LPCVD法で5ift膜4
05を1100n堆積し、ドライエツチング法によりゲ
ート電極を形成する0次にLDD構造用の低濃度層形成
のためPを40 K e Vで1.2X 101acm
−”イオン打ち込みするや次にLPCVD法により5i
Oz膜を300nm堆積し等方性ドライエツチングによ
りゲート電極側壁にサイドウオール406を形成し、A
sを40KeVで5×IQ”m−”イオン打ち込みし、
ソース・ドレインとなる高濃度不純物領域を形成する(
第4図B)。
次に、NZガス中900℃、10分の熱処理により不純
物の活性化を行った後、LPCVD法によりmnnのS
ing膜40膜製0700n堆積する。
物の活性化を行った後、LPCVD法によりmnnのS
ing膜40膜製0700n堆積する。
続いて1反応ガスに5izHsを用い温度520℃にお
いてLPCVD法により非晶質Si膜408を50nm
堆積する。ホトレジストパターンをマスクとしたドライ
エツチング法で所定形状に加工し、LPCVD法により
Si0g膜を25nm堆積し、Nzガス雰囲気中で90
0℃、10分の熱処理を行いゲート酸化fl!1409
とする0次に、反応ガスにSiH4を用いたLPCVD
法により多結晶5i410を250nm堆積し、ドライ
エツチング法で所定形状に加工した後、Ozガス雰囲気
中900”C。
いてLPCVD法により非晶質Si膜408を50nm
堆積する。ホトレジストパターンをマスクとしたドライ
エツチング法で所定形状に加工し、LPCVD法により
Si0g膜を25nm堆積し、Nzガス雰囲気中で90
0℃、10分の熱処理を行いゲート酸化fl!1409
とする0次に、反応ガスにSiH4を用いたLPCVD
法により多結晶5i410を250nm堆積し、ドライ
エツチング法で所定形状に加工した後、Ozガス雰囲気
中900”C。
30分間熱処理を行い10nmの5iOz膜を形成しB
F2を25KeVでドーズ量2 X 10”’1−zイ
オン打ち込みし、ソース・ドレインおよびゲートのP型
高濃度不純物領域を形成する(第4図C)。
F2を25KeVでドーズ量2 X 10”’1−zイ
オン打ち込みし、ソース・ドレインおよびゲートのP型
高濃度不純物領域を形成する(第4図C)。
次に、CVD法により層間のS i Oz膜411を3
00nm堆積し、ドライエツチング法でコンタクト孔を
形成し、900nmのA11412を堆積し、ドライエ
ツチング法で配線パターンを形成後、Hxガス雰囲気中
450℃、30分の熱処理を行う(第4図D)。
00nm堆積し、ドライエツチング法でコンタクト孔を
形成し、900nmのA11412を堆積し、ドライエ
ツチング法で配線パターンを形成後、Hxガス雰囲気中
450℃、30分の熱処理を行う(第4図D)。
次に、SiH4ガスとN Haガスを反応ガスに用いた
プラズマCVD法により5isNa膜を1μm堆積し、
ドライエツチング法で所定形状に加工した後、Nzガス
雰囲気中で45C)C,30分の熱処理を行う。
プラズマCVD法により5isNa膜を1μm堆積し、
ドライエツチング法で所定形状に加工した後、Nzガス
雰囲気中で45C)C,30分の熱処理を行う。
以上の方法で製造したCMOSインバータを用い7段の
リング発振器を作り、動作確認を行ったところ、1段当
りのゲート遅延時間は350PSであった。
リング発振器を作り、動作確認を行ったところ、1段当
りのゲート遅延時間は350PSであった。
実施例5
本発明を、完全0MOS型スタティック・ランダム・ア
クセス・メモリ(SRAM)のメモリセルに応用した実
施例を第5図を用いて説明する。
クセス・メモリ(SRAM)のメモリセルに応用した実
施例を第5図を用いて説明する。
本実施例では第5図Aに示した等価回路のメモリセルを
構成する。一対のインバータの負荷とじてpチャネル多
結晶51MOS型電界効果トランジスタを用いた。
構成する。一対のインバータの負荷とじてpチャネル多
結晶51MOS型電界効果トランジスタを用いた。
まず、n型Si基板501を用意し、F31度IX 1
0 ”csのpウェル502形成後、選択酸化法(LO
CO3法)により素子分離領域503を形成する。
0 ”csのpウェル502形成後、選択酸化法(LO
CO3法)により素子分離領域503を形成する。
熱酸化により、17nmのゲート酸化膜504を形成後
、nチャネルMOSトランジスタのしきい電圧を調節す
るためにBFzを40KeV。
、nチャネルMOSトランジスタのしきい電圧を調節す
るためにBFzを40KeV。
1 、5 X 10 ”cm−”イオ’/打チ込りする
(第5[gB)。
(第5[gB)。
駆動MOSトランジスタのゲート電極と転送MOSトラ
ンジスタの拡散層との直結接続のための接続孔を形成し
SiH4ガスを用いたLPCVD法により多結晶5i5
05を250nm堆積し、875℃でPOCQsを用い
たリン拡散を行った後、LPCVD法で5iOzflA
506を1100n堆積し、ドライエツチング法により
ゲート電極を形成する0次にLDD構造用の低濃度領域
形成のためPを40KeVで1.2X10”ai−”イ
オン打ち込みする0次にLPCVD法により5iOz膜
を300nm堆積し等方性エツチングによりゲート電極
側壁にサイドウオール507を形成し、Asを40Ka
Jで5 X 10 ”am−”イオン打ち込みし、ソー
ス・ドレインとなる高81度不純物領域を形成する(第
5図C)。
ンジスタの拡散層との直結接続のための接続孔を形成し
SiH4ガスを用いたLPCVD法により多結晶5i5
05を250nm堆積し、875℃でPOCQsを用い
たリン拡散を行った後、LPCVD法で5iOzflA
506を1100n堆積し、ドライエツチング法により
ゲート電極を形成する0次にLDD構造用の低濃度領域
形成のためPを40KeVで1.2X10”ai−”イ
オン打ち込みする0次にLPCVD法により5iOz膜
を300nm堆積し等方性エツチングによりゲート電極
側壁にサイドウオール507を形成し、Asを40Ka
Jで5 X 10 ”am−”イオン打ち込みし、ソー
ス・ドレインとなる高81度不純物領域を形成する(第
5図C)。
次に、N2ガス中900℃、10分の熱処理により不純
物の活性化を行った後、LPCVD法により層間の5i
Oz[508を1100n堆積する。
物の活性化を行った後、LPCVD法により層間の5i
Oz[508を1100n堆積する。
続いて、多結晶SipチャネルMOSトランジスタのゲ
ート電極とnチャネルMOSトランジスタのゲート電極
とを接続するための接続孔を形成した後、5iI−Ia
ガスを用いたLPCVD法により多結晶SilOOnm
堆積し、LPCVD法によりSi○2膜20nm堆積し
た後にAsを80KeVで2×10”ell−”イオン
打ち込みを行い、N2ガス中900℃、10分の熱処理
を行った後に、ウェットエツチングにより5iOz膜を
除去する。
ート電極とnチャネルMOSトランジスタのゲート電極
とを接続するための接続孔を形成した後、5iI−Ia
ガスを用いたLPCVD法により多結晶SilOOnm
堆積し、LPCVD法によりSi○2膜20nm堆積し
た後にAsを80KeVで2×10”ell−”イオン
打ち込みを行い、N2ガス中900℃、10分の熱処理
を行った後に、ウェットエツチングにより5iOz膜を
除去する。
続いて、ホトレジストパターンをマスクとしてドライエ
ツチング法により多結晶Si膜を所定形状に加工しゲー
ト電極509とする。次に、LPCVD法により5iO
z膜25nmを堆積し、N2ガス雰囲気中、900’C
110分の熱処理を行い、これをゲート酸化膜510と
する。次に、多結晶SipチャネルMOSトランジスタ
のドレイン部拡散層と対向するインバータのゲートff
i[とを接続するための接続孔を形成した後、反応ガス
にSizHgを用い温度520℃におイテLPcvD法
により非晶質Si膜511を50nm堆積する。ホトレ
ジストパターンをマスクとしたドライエツチング法で所
定形状に加工し、LPCVD法により5iOz膜を15
nm堆積し、ホトレジストパターンをマスクにBF2を
25KeVで2X10”43−”イオン打込みしソース
・ドレイン領域を形成する(第5図E)。
ツチング法により多結晶Si膜を所定形状に加工しゲー
ト電極509とする。次に、LPCVD法により5iO
z膜25nmを堆積し、N2ガス雰囲気中、900’C
110分の熱処理を行い、これをゲート酸化膜510と
する。次に、多結晶SipチャネルMOSトランジスタ
のドレイン部拡散層と対向するインバータのゲートff
i[とを接続するための接続孔を形成した後、反応ガス
にSizHgを用い温度520℃におイテLPcvD法
により非晶質Si膜511を50nm堆積する。ホトレ
ジストパターンをマスクとしたドライエツチング法で所
定形状に加工し、LPCVD法により5iOz膜を15
nm堆積し、ホトレジストパターンをマスクにBF2を
25KeVで2X10”43−”イオン打込みしソース
・ドレイン領域を形成する(第5図E)。
次ニLPCVD法により5ift膜512を1100n
堆積し、その上にBおよびPを含んだ5−i0z膜51
3を常圧CVD法により350nm堆積する。続いて、
転送nチャネルMOSトランジスタのゲート電極とワー
ド線とを接続するための接続孔を形成した後、TiN1
50n脂0loonmを蒸着しく514)、ドライエツ
チング法で所定形状に加工する。続いて配線層間膜とし
てPを含んだ5ift膜515を500nm堆積し。
堆積し、その上にBおよびPを含んだ5−i0z膜51
3を常圧CVD法により350nm堆積する。続いて、
転送nチャネルMOSトランジスタのゲート電極とワー
ド線とを接続するための接続孔を形成した後、TiN1
50n脂0loonmを蒸着しく514)、ドライエツ
チング法で所定形状に加工する。続いて配線層間膜とし
てPを含んだ5ift膜515を500nm堆積し。
データ腺の接続孔を形成した後、TiN150n脂。
AAl2900nを蒸着しく516)、 ドライエツチ
ング法で所定形状に加工する。
ング法で所定形状に加工する。
最後に、Hzガス雰囲気中で450℃、30分の熱処理
を行った後に、最終保護膜としてSiH4とN Hsを
反応ガスに用いたプラズマCVD法により、5isNa
膜を1μm堆積し、ドライエツチング法で所定形状に加
工した後、N2ガス雰囲気中で450℃、30分の熱処
理を行う(第5図F)。
を行った後に、最終保護膜としてSiH4とN Hsを
反応ガスに用いたプラズマCVD法により、5isNa
膜を1μm堆積し、ドライエツチング法で所定形状に加
工した後、N2ガス雰囲気中で450℃、30分の熱処
理を行う(第5図F)。
以上の方法で製造したメモリセルは同等の設計ルールで
製造した、Si基板内に6個のトランジスタを作った従
来の完全0MOS型のメモリセルに比べてセル面積を約
2/3に縮少できた。これは従来の高抵抗負荷型のメモ
リセルと同等である。
製造した、Si基板内に6個のトランジスタを作った従
来の完全0MOS型のメモリセルに比べてセル面積を約
2/3に縮少できた。これは従来の高抵抗負荷型のメモ
リセルと同等である。
更に、メモリの待期時消費電流は1ビット当り0、IP
Aと高抵抗負荷型セルの1710にでき、又、ソフトエ
ラー率でも数桁減少できた。
Aと高抵抗負荷型セルの1710にでき、又、ソフトエ
ラー率でも数桁減少できた。
上記説明から明らかなように、本発明によれば多結晶S
i M OS型電界効果トランジスタのチャネル領域
に、従来用いられてきた5iHa代わりにSizHgの
熱分解を用いて形成したSi膜を用いることにより、オ
フ電流を減少させ、動作電流を増加させ、しきい電圧の
絶対値を減少させる効果がある。
i M OS型電界効果トランジスタのチャネル領域
に、従来用いられてきた5iHa代わりにSizHgの
熱分解を用いて形成したSi膜を用いることにより、オ
フ電流を減少させ、動作電流を増加させ、しきい電圧の
絶対値を減少させる効果がある。
上記実施例ではpチャネル型電界効果トランジスタを示
したが、本発明はそれに限定されるものではなくnチャ
ネル型電界効果トランジスタにも適用可能である6従っ
て実施例4に示したCMOSインバータ回路においても
、Si基板内にpチャネルMOSトランジスタがあり、
nチャネルMOSトランジスタを多結晶Si中に作った
もの、あるいは両方共に多結晶Si中に作ったものがあ
る。
したが、本発明はそれに限定されるものではなくnチャ
ネル型電界効果トランジスタにも適用可能である6従っ
て実施例4に示したCMOSインバータ回路においても
、Si基板内にpチャネルMOSトランジスタがあり、
nチャネルMOSトランジスタを多結晶Si中に作った
もの、あるいは両方共に多結晶Si中に作ったものがあ
る。
又、多結晶51MOS型電界効果トランジスタの特性改
善に通常用いられる、ダングリングボンドの水素化処理
を施すことにより更にいっそうの改善を図ることも可能
である。
善に通常用いられる、ダングリングボンドの水素化処理
を施すことにより更にいっそうの改善を図ることも可能
である。
第1図A−Cは本発明の一実施例の製造工程を示す断面
図、第2図は他の実施例の構造断面図、第3図A−Cは
本発明の第3の実施例の製造工程を示す断面図、第4図
A−Dは本発明の第4の実施例の製造工程を示す断面図
、第5図Aはメモリセルの等価回路を示す図、第5図B
−Eは製造工程を示す断面図である。 11 、21−pf!:Is i基板、12.22−8
i Ox膜、13.23・・・チャネル部多結晶Si
膜、14゜24・・・ゲート酸化膜、15.25・・・
多結晶Siゲート電極、16.26・・・層間5iOz
膜、17゜27・・・AQ配線、31・・・p型Si基
板、32・・・SiO2膜、33・・・多結晶Siゲー
ト、34・・・ゲート酸化膜、35・・・チャネル部多
結品Si膜、36− S i Ox膜、37−・・層間
5iOz膜、38 ・・・AQ配線、401・・・p型
Si基板、402・・・素子分離領域(SiOx膜)、
403・・・ゲート酸化膜。 404・・・多結晶Siゲート電極、405・・・5i
Oz膜。 406−LDD用?イドウオー/L/ (S i Ox
)。 407・・・層間5iOz膜、408・・・チャネル部
多結晶Si膜、409・・・ゲート酸化膜、410・・
・多結晶SzゲートW1極、411 ・・・層間5iO
z膜、412−AI2@線、501− n型Si基板、
502・・・pウェル、503・・・素子分離領域、5
04・・・ゲート酸化膜、505・・・多結晶Siゲー
ト電極、506・・・SiO2膜、507・・・LDD
用サイドウオール、508・・・層間5iOz膜、50
9・・・多結晶Siゲート電極、510・・・ゲート酸
化膜、511・・・チャネル部多結晶Si膜、512・
・・SiO2膜、513・・・BおよびPを含んだ5i
Oz膜、514・・・ワード線(W/TiN)、515
・・・Pを含んだ5iOz膜、516 ・・・データ線
(AQ)。 第1図 P“ 13 珍柘品S6頑 /6 Sth狭 て 5 図 L−) 哨 !硝コq −J N N NN 應 酸
図、第2図は他の実施例の構造断面図、第3図A−Cは
本発明の第3の実施例の製造工程を示す断面図、第4図
A−Dは本発明の第4の実施例の製造工程を示す断面図
、第5図Aはメモリセルの等価回路を示す図、第5図B
−Eは製造工程を示す断面図である。 11 、21−pf!:Is i基板、12.22−8
i Ox膜、13.23・・・チャネル部多結晶Si
膜、14゜24・・・ゲート酸化膜、15.25・・・
多結晶Siゲート電極、16.26・・・層間5iOz
膜、17゜27・・・AQ配線、31・・・p型Si基
板、32・・・SiO2膜、33・・・多結晶Siゲー
ト、34・・・ゲート酸化膜、35・・・チャネル部多
結品Si膜、36− S i Ox膜、37−・・層間
5iOz膜、38 ・・・AQ配線、401・・・p型
Si基板、402・・・素子分離領域(SiOx膜)、
403・・・ゲート酸化膜。 404・・・多結晶Siゲート電極、405・・・5i
Oz膜。 406−LDD用?イドウオー/L/ (S i Ox
)。 407・・・層間5iOz膜、408・・・チャネル部
多結晶Si膜、409・・・ゲート酸化膜、410・・
・多結晶SzゲートW1極、411 ・・・層間5iO
z膜、412−AI2@線、501− n型Si基板、
502・・・pウェル、503・・・素子分離領域、5
04・・・ゲート酸化膜、505・・・多結晶Siゲー
ト電極、506・・・SiO2膜、507・・・LDD
用サイドウオール、508・・・層間5iOz膜、50
9・・・多結晶Siゲート電極、510・・・ゲート酸
化膜、511・・・チャネル部多結晶Si膜、512・
・・SiO2膜、513・・・BおよびPを含んだ5i
Oz膜、514・・・ワード線(W/TiN)、515
・・・Pを含んだ5iOz膜、516 ・・・データ線
(AQ)。 第1図 P“ 13 珍柘品S6頑 /6 Sth狭 て 5 図 L−) 哨 !硝コq −J N N NN 應 酸
Claims (1)
- 【特許請求の範囲】 1、反応ガスにジシランあるいはトリシランを用い、5
50℃以下の温度で分解させ非晶質状態で堆積し、更に
堆積温度よりも高い温度の熱処理を施すことにより多結
晶化させることを特徴とした多結晶シリコン薄膜の形成
方法。 2、上記多結晶シリコン膜中に、ソースおよびドレイン
領域を形成し、電流経路を該多結晶シリコン膜とする、
多結晶シリコンMOS型電界効果トランジスタ。 3、上記非晶質シリコン膜に対して酸素雰囲気中でラン
プ加熱による短時間酸化を行い、これをゲート酸化膜と
するか、或いはランプ加熱による短時間アニール又は短
時間酸化を行った後に、化学気相蒸着で絶縁膜を堆積し
、これをゲート絶縁膜とするか、或いは化学気相蒸着で
絶縁膜を堆積した後にランプ加熱による短時間アニール
又は短時間酸化を行い、これをゲート絶縁膜とすること
を特徴とする多結晶シリコンMOS型電界効果トランジ
スタ。 4、上記多結晶シリコンMOS型電界効果トランジスタ
を少くとも一方に用いた相補形MOS素子。 5、上記多結晶シリコンMOS型電界効果トランジスタ
を負荷とした一対のインバータで構成されたフリップフ
ロップ回路と、それぞれの出力に接続されている転送M
OSトランジスタによって構成されていることを特徴と
する、完全CMOS型スタティックランダムアクセスメ
モリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63095564A JPH01268064A (ja) | 1988-04-20 | 1988-04-20 | 多結晶シリコン薄膜の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63095564A JPH01268064A (ja) | 1988-04-20 | 1988-04-20 | 多結晶シリコン薄膜の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01268064A true JPH01268064A (ja) | 1989-10-25 |
Family
ID=14141084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63095564A Pending JPH01268064A (ja) | 1988-04-20 | 1988-04-20 | 多結晶シリコン薄膜の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01268064A (ja) |
Cited By (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH0547793A (ja) * | 1991-08-08 | 1993-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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US6815007B1 (en) | 2002-03-04 | 2004-11-09 | Taiwan Semiconductor Manufacturing Company | Method to solve IMD-FSG particle and increase Cp yield by using a new tougher UFUN season film |
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US7553516B2 (en) | 2005-12-16 | 2009-06-30 | Asm International N.V. | System and method of reducing particle contamination of semiconductor substrates |
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1988
- 1988-04-20 JP JP63095564A patent/JPH01268064A/ja active Pending
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