JPH05175562A - Manufacture of josephson ic - Google Patents
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- JPH05175562A JPH05175562A JP3342828A JP34282891A JPH05175562A JP H05175562 A JPH05175562 A JP H05175562A JP 3342828 A JP3342828 A JP 3342828A JP 34282891 A JP34282891 A JP 34282891A JP H05175562 A JPH05175562 A JP H05175562A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ジョセフソン集積回路
装置の製造方法に関する。ジョセフソン集積回路装置
は、高速、低消費電力および高磁界感度を有することを
特徴とし、将来の高速コンピュータあるいは生体磁気測
定への応用が注目されている。FIELD OF THE INVENTION The present invention relates to a method of manufacturing a Josephson integrated circuit device. The Josephson integrated circuit device is characterized by having high speed, low power consumption, and high magnetic field sensitivity, and its application to future high-speed computers or biomagnetic measurements is drawing attention.
【０００２】[0002]
【従来の技術】ジョセフソン集積回路装置の構成要素と
しては、少なくとも、ジョセフソン接合を形成するため
の超伝導回路と抵抗体の２つがあり、抵抗体を超伝導回
路に接続することが必要である。従来、ジョセフソン集
積回路装置用抵抗体としてはモリブデン（Ｍｏ）が用い
られ、基板上に形成されたＭｏ薄膜を所定形状にパター
ニングすることによって形成されていた。2. Description of the Related Art At least two constituent elements of a Josephson integrated circuit device are a superconducting circuit and a resistor for forming a Josephson junction, and it is necessary to connect the resistor to the superconducting circuit. is there. Conventionally, molybdenum (Mo) has been used as a resistor for Josephson integrated circuit devices, and it has been formed by patterning a Mo thin film formed on a substrate into a predetermined shape.
【０００３】図２（Ａ）〜（Ｇ）は、従来のジョセフソ
ン集積装置の製造工程説明図である。この図において、
１１はＳｉ基板、１２はＭｏ層、１３，１４はレジスト
層、１５はＳｉＯ層、１６はＮｂ層である。この製造工
程説明図によって従来のジョセフソン集積回路装置の製
造方法を説明する。2 (A) to 2 (G) are explanatory views of a manufacturing process of a conventional Josephson integrated device. In this figure,
11 is a Si substrate, 12 is a Mo layer, 13 and 14 are resist layers, 15 is a SiO layer, and 16 is an Nb layer. A conventional method of manufacturing a Josephson integrated circuit device will be described with reference to the manufacturing process explanatory diagram.
【０００４】第１工程（図２（Ａ）参照） Ｓｉ基板１１の上に、厚さ約１５０ｎｍのＭｏ層１２を
堆積する。このＭｏ層１２は、ＤＣマグネトロンスパッ
タによって形成するが、雰囲気は１．３Ｐａ、供給電力
は１ｋＷ、堆積速度は３００ｎｍ／ｍｉｎである。First step (see FIG. 2A) A Mo layer 12 having a thickness of about 150 nm is deposited on a Si substrate 11. The Mo layer 12 is formed by DC magnetron sputtering, the atmosphere is 1.3 Pa, the power supply is 1 kW, and the deposition rate is 300 nm / min.
【０００５】第２工程（図２（Ｂ）参照） Ｍｏ層１２の上全面にレジスト層を形成し、通常のフォ
トリソグラフィ技術を用いて所定の抵抗体の形状のレジ
スト層１３を残す。Second step (see FIG. 2B) A resist layer is formed on the entire surface of the Mo layer 12, and the resist layer 13 having a predetermined resistor shape is left by using a normal photolithography technique.
【０００６】第３工程（図２（Ｃ）参照） 抵抗体の形状のレジスト層１３をマスクにして、Ｍｏ層
１２を反応性エッチング技術（ＲＩＥ）を用いてエッチ
ングしてＭｏ層１２からなる所定形状の抵抗体を形成す
る。このＲＩＥは、反応ガスとして８ＰａのＣＨＦ3 ＋
Ｏ2 を用い、供給電力を１００Ｗとして行う。その後レ
ジスト層１３を除去する。Third step (see FIG. 2C) The Mo layer 12 is etched by a reactive etching technique (RIE) using the resist layer 13 in the shape of a resistor as a mask to form a predetermined Mo layer 12. Forming a resistor having a shape. This RIE uses CHF 3 + of 8 Pa as a reaction gas.
O 2 is used and the power supply is 100 W. After that, the resist layer 13 is removed.
【０００７】第４工程（図２（Ｄ）参照） 通常のフォトリソグラフィ技術を用いて、抵抗体として
用いるＭｏ層１２の中心部に開口を有するレジスト層１
４を形成する。Fourth Step (Refer to FIG. 2D) A resist layer 1 having an opening at the center of a Mo layer 12 used as a resistor is formed by using a normal photolithography technique.
4 is formed.
【０００８】第５工程（図２（Ｅ）参照） レジスト層１４の上の全面にＭｏ層１２の保護膜となる
膜厚２５０ｎｍのＳｉＯ層１５を蒸着する。なお、スパ
ッタリングによってＳｉＯ2 層を形成することも考えら
れるが、スパッタリングの際の熱によってレジスト層１
４が損傷を受けるため、低酸素雰囲気中で蒸着すること
によってＳｉＯ層１５を形成している。Fifth step (see FIG. 2E) A SiO layer 15 having a film thickness of 250 nm to be a protective film for the Mo layer 12 is vapor-deposited on the entire surface of the resist layer 14. Although it is conceivable to form the SiO 2 layer by sputtering, the resist layer 1 is formed by the heat generated during the sputtering.
4 is damaged, the SiO layer 15 is formed by vapor deposition in a low oxygen atmosphere.
【０００９】第６工程（図２（Ｆ）参照） レジスト層１４をアセトンによってエッチングして除去
し、同時にその上に堆積されていたＳｉＯ層１５を除去
する（リフトオフ）。次に、真空装置内でＳｉＯ層１５
の外周に露出するＭｏ層１２の表面をＡｒエッチングし
て、Ｍｏ層１２の表面に形成されている酸化層を取り除
く。Sixth Step (see FIG. 2F) The resist layer 14 is removed by etching with acetone, and at the same time, the SiO layer 15 deposited thereon is removed (lift-off). Next, in a vacuum device, the SiO layer 15
The surface of the Mo layer 12 exposed on the outer periphery of Ar is etched by Ar to remove the oxide layer formed on the surface of the Mo layer 12.
【００１０】第７工程（図２（Ｇ）参照） 続いて超伝導配線層となる膜厚３００ｎｍのＮｂ層１６
をＤＣマグネトロンスパッタにより全面に堆積する。そ
の条件は、Ａｒ圧力１．３Ｐａ、印加電圧３００Ｖ、電
流２．０Ａであり、堆積速度は３０ｎｍ／ｍｉｎであ
る。Seventh step (see FIG. 2G) Subsequently, a Nb layer 16 having a film thickness of 300 nm to be a superconducting wiring layer.
Is deposited on the entire surface by DC magnetron sputtering. The conditions are Ar pressure of 1.3 Pa, applied voltage of 300 V, current of 2.0 A, and deposition rate of 30 nm / min.
【００１１】そして、フォトリソグラフィ技術を用いて
超伝導配線層の形状を有するレジスト層を形成し、この
レジスト層をマスクにし、ＲＩＥによって超伝導配線層
を形成する。このときのＲＩＥの条件は、反応ガスとし
てＣＦ4 ＋Ｏ2 を用い、その圧力を８Ｐａとし、供給電
力は５０Ｗである。上記のレジスト層を除去してジョセ
フソン集積回路装置が完成する。Then, a resist layer having the shape of the superconducting wiring layer is formed by using the photolithography technique, and this resist layer is used as a mask to form the superconducting wiring layer by RIE. The condition of RIE at this time is that CF 4 + O 2 is used as a reaction gas, the pressure thereof is 8 Pa, and the supplied power is 50 W. The resist layer is removed to complete the Josephson integrated circuit device.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上記従
来のジョセフソン集積回路装置の製造方法においては次
のような問題がある。However, the above-mentioned conventional method for manufacturing the Josephson integrated circuit device has the following problems.
【００１３】 超伝導配線層をパターニングする工程
で、抵抗体として用いるＭｏ層もエッチングされるた
め、パターニングした後のＭｏ抵抗体をＳｉＯ層によっ
て覆う必要があるが、このＳｉＯ層を形成する工程が必
要であり、また、上記のように、ＳｉＯ層のパターニン
グをリフトオフによって行う際、ＳｉＯ層が剥離しやす
く、工程が煩雑である。Since the Mo layer used as a resistor is also etched in the step of patterning the superconducting wiring layer, it is necessary to cover the Mo resistor after patterning with the SiO layer, but the step of forming this SiO layer is It is necessary, and when the patterning of the SiO layer is performed by lift-off as described above, the SiO layer is easily peeled off, and the process is complicated.
【００１４】 製造工程に伴う熱処理において、超伝
導体層とＭｏ抵抗体との間で拡散が起こり、その間に接
触抵抗が大きい層が生じる。本発明においては、製造工
程を低減し、超伝導体層と抵抗体層との間の接触抵抗が
低く、抵抗体が安定した抵抗値を有し、信頼性が高いジ
ョセフソン集積回路装置を提供することを目的とする。During the heat treatment associated with the manufacturing process, diffusion occurs between the superconductor layer and the Mo resistor, and a layer having a high contact resistance is formed therebetween. The present invention provides a Josephson integrated circuit device which has a reduced number of manufacturing steps, a low contact resistance between a superconductor layer and a resistor layer, a stable resistance value of a resistor, and high reliability. The purpose is to do.
【００１５】[0015]
【課題を解決するための手段】本発明にかかるジョセフ
ソン集積回路装置の製造方法においては、上記の問題を
解決するため、基板の上に抵抗体となる金属層と、該金
属と同じかそれとは異なる金属の超伝導性窒化物層を堆
積して２層構造体を形成する工程と、該２層構造体の抵
抗体となる金属層と超伝導性窒化物層の２層に対して所
定の抵抗体を得るためのパターニングを行う工程と、パ
ターニングされた抵抗体となる金属層と超伝導性窒化物
層の上に超伝導回路を形成するための超伝導体層を形成
する工程と、該超伝導体層と超伝導性窒化物層の２層に
対して、抵抗体となる金属層をエッチングストップ層と
して所定の回路パターニングを行う工程を採用した。In the method for manufacturing a Josephson integrated circuit device according to the present invention, in order to solve the above-mentioned problems, a metal layer serving as a resistor on a substrate and a metal layer which is the same as or different from the metal layer. Is a step of depositing a superconducting nitride layer of a different metal to form a two-layer structure, and a predetermined step for two layers of a metal layer and a superconducting nitride layer which are resistors of the two-layer structure. A step of performing patterning to obtain the resistor of, and a step of forming a superconductor layer for forming a superconducting circuit on the patterned metal layer and the superconducting nitride layer, A step of performing a predetermined circuit patterning on the two layers of the superconductor layer and the superconducting nitride layer by using a metal layer serving as a resistor as an etching stop layer was adopted.
【００１６】この場合、抵抗体となる金属層と超伝導性
窒化物層として、Ｚｒ／ＮｂＮあるいはＨｆ／ＮｂＮ、
または、Ａｌ／ＮｂＮを用いることができる。In this case, Zr / NbN or Hf / NbN is used as the metal layer and the superconducting nitride layer to be the resistor.
Alternatively, Al / NbN can be used.
【００１７】[0017]
【作用】本発明のように、抵抗体として用いる金属層の
上に耐酸化性の金属の窒化物の層を積層したままパター
ニング等の工程を施すため、超伝導体層の堆積前に抵抗
体として用いる金属層の表面をＡｒエッチングする必要
がなく、また、ＮｂＮ等金属の窒化物は安定であるため
に、超伝導配線との間の拡散が起きず、熱的に安定でそ
の接触面に高抵抗層を生じない。As in the present invention, since the step of patterning or the like is carried out while the oxidation resistant metal nitride layer is laminated on the metal layer used as the resistor, the resistor is deposited before the superconductor layer is deposited. It is not necessary to perform Ar etching on the surface of the metal layer used as, and because the nitride of the metal such as NbN is stable, diffusion with the superconducting wiring does not occur, and it is thermally stable and its contact surface is Does not form a high resistance layer.
【００１８】[0018]
【実施例】本発明の実施例を図面によって説明する。図
１（Ａ）〜（Ｆ）は、本発明の一実施例のジョセフソン
集積回路装置の製造工程説明図である。この図におい
て、１はＳｉ基板、２はＺｒ層、３はＮｂＮ層、４はレ
ジスト層、５はＮｂ層、６はレジスト層である。この工
程説明図によって本発明の一実施例のジョセフソン集積
回路装置の製造方法を説明する。Embodiments of the present invention will be described with reference to the drawings. 1A to 1F are explanatory views of a manufacturing process of a Josephson integrated circuit device according to an embodiment of the present invention. In this figure, 1 is a Si substrate, 2 is a Zr layer, 3 is an NbN layer, 4 is a resist layer, 5 is an Nb layer, and 6 is a resist layer. A method of manufacturing a Josephson integrated circuit device according to an embodiment of the present invention will be described with reference to the process explanatory drawings.
【００１９】第１工程（図１（Ａ）参照） Ｓｉ基板１の上に連続的に膜厚１００ｎｍのＺｒ層２と
膜厚１０ｎｍのＮｂＮ層３を堆積する。この場合、Ｚｒ
はＤＣマグネトロンスパッタで形成する。その条件は、
Ａｒ圧力が１．３Ｐａ、印加電圧が３００Ｖで、堆積速
度は１０ｎｍ／ｍｉｎであった。また、ＮｂＮは反応性
ＲＦマグネトロンスパッタリングで形成する。その条件
は、印加電力が４００Ｗ、Ａｒ圧力が２Ｐａで、堆積速
度は３０ｎｍ／ｍｉｎであった。First Step (see FIG. 1A) A Zr layer 2 having a film thickness of 100 nm and an NbN layer 3 having a film thickness of 10 nm are successively deposited on a Si substrate 1. In this case, Zr
Is formed by DC magnetron sputtering. The condition is
The Ar pressure was 1.3 Pa, the applied voltage was 300 V, and the deposition rate was 10 nm / min. Further, NbN is formed by reactive RF magnetron sputtering. The conditions were applied power of 400 W, Ar pressure of 2 Pa, and deposition rate of 30 nm / min.
【００２０】第２工程（図１（Ｂ）参照） レジスト層４を全面に塗布し、通常のフォトリソグラフ
ィ技術を用いて、所定の抵抗体の形状にパターニングす
る。Second step (see FIG. 1B) A resist layer 4 is applied on the entire surface and patterned into a predetermined resistor shape by using a normal photolithography technique.
【００２１】第３工程（図１（Ｃ）参照） パターニングされたレジスト層４をマスクにして、Ｎｂ
Ｎ層３とＺｒ層２の積層体を、イオンビームエッチング
（ＩＢＥ）によって抵抗体の形状にパターニングする。
この場合、パターニングする工程としてＲＩＥを採用す
ると、ＮｂＮ層はエッチングされるがＺｒ層はエッチン
グされないで残るため、イオン・ビーム・エッチング
（ＩＢＥ）を用いてＮｂＮ層とＺｒ層を共にエッチング
した。このＩＢＥエッチングの条件は、Ａｒ圧力が０．
１Ｐａ、加速電圧が５０Ｖであり、このときのエッチン
グ速度は１０ｎｍ／ｍｉｎであった。上記の工程に代え
て、ＮｂＮ層３をＣＦ4 ＋５％Ｏ2 によってＲＩＥした
後、ＩＢＥによってＺｒ層２をエッチングしてもよい。Third step (see FIG. 1C) Using the patterned resist layer 4 as a mask, Nb
The laminated body of the N layer 3 and the Zr layer 2 is patterned into the shape of a resistor by ion beam etching (IBE).
In this case, if RIE is adopted as the patterning step, the NbN layer is etched but the Zr layer remains without being etched. Therefore, both the NbN layer and the Zr layer are etched by using ion beam etching (IBE). The conditions for this IBE etching are that the Ar pressure is 0.
The acceleration voltage was 1 Pa and the acceleration voltage was 50 V, and the etching rate at this time was 10 nm / min. Instead of the above steps, the Zr layer 2 may be etched by IBE after RIE of the NbN layer 3 with CF 4 + 5% O 2 .
【００２２】第４工程（図１（Ｄ）参照） レジスト層４を除去したのち、配線層となる膜厚３００
ｎｍの超伝導薄膜Ｎｂ層、または、Ｎｂ層５を全面に堆
積した。Ｎｂ層はＤＣマグネトロンスパッタによって形
成した。その条件は、Ａｒ圧力が１．３Ｐａ、印加電流
が２．０Ａ、印加電圧が３００Ｖであり、このときの堆
積速度は３０ｎｍ／ｍｉｎであった。Fourth step (see FIG. 1D) After removing the resist layer 4, a film thickness 300 to be a wiring layer is obtained.
nm superconducting thin film Nb layer or Nb layer 5 was deposited on the entire surface. The Nb layer was formed by DC magnetron sputtering. The conditions were Ar pressure of 1.3 Pa, applied current of 2.0 A, and applied voltage of 300 V, and the deposition rate at this time was 30 nm / min.
【００２３】第５工程（図１（Ｅ）参照） その上にレジスト層６を形成し、フォトリソグラフィ技
術を用いて超伝導配線層の形状にパターニングする。Fifth Step (see FIG. 1E) A resist layer 6 is formed thereon, and is patterned into a shape of a superconducting wiring layer by using a photolithography technique.
【００２４】第６工程（図１（Ｆ）参照） パターングしたレジスト層６をマスクにしてＮｂＮ層３
をＲＩＥでエッチングしてパターニングする。この場
合、ＲＩＥガスとして、ＣＦ4 ＋Ｏ2 を用い、その圧を
８Ｐａ、供給電力を５０Ｗとした。Sixth step (see FIG. 1F) The NbN layer 3 is formed by using the patterned resist layer 6 as a mask.
Is etched by RIE and patterned. In this case, CF 4 + O 2 was used as the RIE gas, the pressure was 8 Pa, and the supplied power was 50 W.
【００２５】このエッチング条件によって、超伝導Ｎｂ
層５および、Ｚｒ／ＮｂＮの２層構造を構成するＮｂＮ
層３はＣＦ4 ＋Ｏ2 ガスによってエッチングされるが、
Ｚｒ層２はエッチングされないで抵抗体となる。レジス
ト層６を除去して完成する。Under these etching conditions, the superconducting Nb
Layer 5 and NbN forming a two-layer structure of Zr / NbN
Layer 3 is etched by CF 4 + O 2 gas,
The Zr layer 2 becomes a resistor without being etched. The resist layer 6 is removed to complete the process.
【００２６】本実施例においてはＺｒ／ＮｂＮの組合せ
で説明したが、この外Ｈｆ／ＮｂＮの組合せを用いても
よい。また、より低抵抗の抵抗体が必要な場合は、Ａｌ
／ＮｂＮを採用することもできる。In the present embodiment, the combination of Zr / NbN has been described, but other combinations of Hf / NbN may be used. If a resistor with lower resistance is required, Al
It is also possible to adopt / NbN.
【００２７】[0027]
【発明の効果】以上説明したように、本発明において
は、抵抗体堆積時は、抵抗体層と保護層の２層構造を形
成する必要があるが、超伝導配線のパターニング工程時
には、超伝導配線と接触する部分のみ２層構造でそれ以
外は抵抗体となる金属になるために下記のような効果を
奏する。As described above, according to the present invention, it is necessary to form a two-layer structure of a resistor layer and a protective layer at the time of depositing a resistor. Only the portion that comes into contact with the wiring has a two-layer structure, and the other portions are made of a metal that serves as a resistor, so that the following effects are obtained.
【００２８】 ＮｂＮ層は安定で表面が酸化されない
ために、超伝導層の堆積前に抵抗層の表面の酸化物層を
除くＡｒエッチングを行う必要がない。Since the NbN layer is stable and its surface is not oxidized, it is not necessary to perform Ar etching other than the oxide layer on the surface of the resistance layer before depositing the superconducting layer.
【００２９】 ＮｂＮ層は安定であるために、超伝導
配層と抵抗体となる金属層との間の拡散が起きることな
く、熱的に安定となる。Since the NbN layer is stable, it is thermally stable without diffusion between the superconducting layer and the metal layer serving as the resistor.
【００３０】 この構造では抵抗体となる金属層と超
伝導層の間にＮｂＮ層が存在するが、ＮｂＮ層は超伝導
体（転位温度１５Ｋ）であるため動作時には余分な接触
抵抗を生じることがない。In this structure, the NbN layer exists between the metal layer serving as the resistor and the superconducting layer. However, since the NbN layer is a superconductor (dislocation temperature 15K), extra contact resistance may occur during operation. Absent.
【００３１】 ＳｉＯ層などの抵抗体となる金属層の
保護層が不必要であるため、工程の節減が可能となり、
また、この保護層の位置合わせの余裕度を見込む必要が
ないため抵抗部の面積の縮小が可能である。Since a protective layer for a metal layer such as a SiO layer that serves as a resistor is unnecessary, it is possible to reduce the number of steps,
Further, since it is not necessary to allow for the margin of alignment of the protective layer, the area of the resistance portion can be reduced.
【図面の簡単な説明】[Brief description of drawings]
【図１】（Ａ）〜（Ｆ）は本発明の一実施例のジョセフ
ソン集積回路装置の製造工程説明図である。1A to 1F are explanatory views of a manufacturing process of a Josephson integrated circuit device according to an embodiment of the present invention.
【図２】（Ａ）〜（Ｇ）は従来のジョセフソン集積回路
装置の製造工程説明図である。FIGS. 2A to 2G are explanatory views of a manufacturing process of a conventional Josephson integrated circuit device.
１ Ｓｉ基板 ２ Ｚｒ層 ３ ＮｂＮ層 ４ レジスト層 ５ Ｎｂ層 ６ レジスト層 1 Si substrate 2 Zr layer 3 NbN layer 4 Resist layer 5 Nb layer 6 Resist layer
Claims (3)
属と同じかそれとは異なる金属の超伝導性窒化物層を堆
積して２層構造体を形成する工程と、 該２層構造体の抵抗体となる金属層と超伝導性窒化物層
の２層に対して所定の抵抗体を得るためのパターニング
を行う工程と、 パターニングされた抵抗体となる金属層と超伝導性窒化
物層の上に超伝導回路を形成するための超伝導体層を形
成する工程と、 該超伝導体層と超伝導性窒化物層の２層に対して、抵抗
体となる金属層をエッチングストップ層として所定の回
路パターニングを行う工程と、 を含むことを特徴とするジョセフソン集積回路装置の製
造方法。1. A step of depositing a metal layer serving as a resistor on a substrate and a superconducting nitride layer of a metal which is the same as or different from the metal to form a two-layer structure, and the two-layer structure. Patterning the two layers of the metal layer and the superconducting nitride layer, which are the resistors of the structure, to obtain a predetermined resistor, and the patterned metal layer and the superconducting nitriding layer. A step of forming a superconductor layer for forming a superconducting circuit on the object layer, and etching a metal layer to be a resistor with respect to the two layers of the superconductor layer and the superconducting nitride layer. A method of manufacturing a Josephson integrated circuit device, comprising: performing a predetermined circuit patterning as a stop layer.
として、Ｚｒ／ＮｂＮあるいはＨｆ／ＮｂＮを用いるこ
とを特徴とする請求項１記載のジョセフソン集積回路装
置の製造方法。2. A method for manufacturing a Josephson integrated circuit device according to claim 1, wherein Zr / NbN or Hf / NbN is used as the metal layer and the superconducting nitride layer, which serve as a high resistance element.
として、Ａｌ／ＮｂＮを用いることを特徴とする請求項
１記載のジョセフソン集積回路装置の製造方法。3. A method for manufacturing a Josephson integrated circuit device according to claim 1, wherein Al / NbN is used as the metal layer and the superconducting nitride layer which become the low resistance body.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342828A JPH05175562A (en) | 1991-12-25 | 1991-12-25 | Manufacture of josephson ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342828A JPH05175562A (en) | 1991-12-25 | 1991-12-25 | Manufacture of josephson ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175562A true JPH05175562A (en) | 1993-07-13 |
Family
ID=18356806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342828A Withdrawn JPH05175562A (en) | 1991-12-25 | 1991-12-25 | Manufacture of josephson ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175562A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688383A (en) * | 1996-02-22 | 1997-11-18 | E. I. Du Pont De Nemours And Company | Method for improving the performance of high temperature superconducting thin film wafers |
-
1991
- 1991-12-25 JP JP3342828A patent/JPH05175562A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688383A (en) * | 1996-02-22 | 1997-11-18 | E. I. Du Pont De Nemours And Company | Method for improving the performance of high temperature superconducting thin film wafers |
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