JPH0883933A - Manufacture of superconducting integrated circuit and the same integrated circuit - Google Patents
Manufacture of superconducting integrated circuit and the same integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は超伝導集積回路の製造方
法及び超伝導集積回路に係り、特にニオブ（Ｎｂ）、モ
リブデン（Ｍｏ）及びタングステン（Ｗ）のうち少なく
とも１種類以上の元素を添加元素とするバナジウム
（Ｖ）合金膜を抵抗層として有する超伝導集積回路の製
造方法及びその製造方法により製造された超伝導集積回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a superconducting integrated circuit and a superconducting integrated circuit, and more particularly to the addition of at least one element selected from niobium (Nb), molybdenum (Mo) and tungsten (W). The present invention relates to a method for manufacturing a superconducting integrated circuit having a vanadium (V) alloy film as an element as a resistance layer and a superconducting integrated circuit manufactured by the manufacturing method.
【０００２】[0002]
【従来の技術】従来より、超伝導集積回路に用いられる
高抵抗体用の材料としては、Ｍｏ−ＶをはじめとするＶ
合金膜が、その抵抗値の大きさから期待されている。し
かし、従来はＶ合金膜を加工できる有効なドライエッチ
ング方法がないため、Ｖ合金膜を用いて抵抗パターンを
形成するには、硝酸などの強酸によるウェットエッチン
グにより行っていた。2. Description of the Related Art Conventionally, as a material for a high resistance element used in a superconducting integrated circuit, V such as Mo-V has been used.
Alloy films are expected because of their high resistance values. However, conventionally, there is no effective dry etching method capable of processing the V alloy film, so that the resistance pattern is formed using the V alloy film by wet etching using a strong acid such as nitric acid.
【０００３】図６はこの従来の超伝導集積回路の製造方
法の要部の一例を説明する図である。同図において、基
板６１上にはＶ合金膜による抵抗層６２が、フォトレジ
ストパターン６３をマスクとして硝酸などの強酸による
ウェットエッチングにより形成されている。FIG. 6 is a view for explaining an example of a main part of the conventional method for manufacturing a superconducting integrated circuit. In the figure, a resistance layer 62 made of a V alloy film is formed on a substrate 61 by wet etching with a strong acid such as nitric acid using the photoresist pattern 63 as a mask.
【０００４】一方、超伝導集積回路では、大小様々な値
の抵抗体が必要とされる。素子の集積化のためには、小
さな抵抗値が必要なところにはシート抵抗の小さい材料
を用い、大きい抵抗値が必要なところにはシート抵抗の
大きな材料を用いることが望ましい。従って、従来は超
伝導集積回路に２種類以上の抵抗層を設ける場合は、そ
れぞれの抵抗層を層間絶縁膜で分離し、別々の層に形成
する必要がある。On the other hand, superconducting integrated circuits require resistors of various sizes. For device integration, it is desirable to use a material having a small sheet resistance where a small resistance value is required and a material having a large sheet resistance where a large resistance value is required. Therefore, conventionally, when two or more types of resistance layers are provided in a superconducting integrated circuit, it is necessary to separate each resistance layer with an interlayer insulating film and form them in different layers.
【０００５】図７はこの従来の超伝導集積回路の一例の
断面図を示す。同図において、基板７１上にはＮｂによ
る配線層７２及び層間絶縁膜７３が順次に形成され、そ
の層間絶縁膜７３の上面に第１の抵抗層７４が形成され
ている。そして、この第１の抵抗層７４と抵抗値の異な
る第２の抵抗層７６は第１の抵抗層７４を被覆している
層間絶縁膜７５の表面に形成されている。FIG. 7 is a sectional view showing an example of this conventional superconducting integrated circuit. In the figure, a wiring layer 72 of Nb and an interlayer insulating film 73 are sequentially formed on a substrate 71, and a first resistance layer 74 is formed on the upper surface of the interlayer insulating film 73. The second resistance layer 76 having a resistance value different from that of the first resistance layer 74 is formed on the surface of the interlayer insulating film 75 covering the first resistance layer 74.
【０００６】更に、第２の抵抗層７６上には層間絶縁膜
７７、ジョセフソン接合部７８、Ｎｂ配線層７９などが
形成されている。Ｎｂ配線層７９は、一部が層間絶縁膜
７７に形成されたコンタクトホールを介して第２の抵抗
層７６に接続され、また、別のＮｂ配線層７９が層間絶
縁膜７７及び７５にそれぞれ形成されたコンタクトホー
ルを介して第１の抵抗層７４に接続されている。このよ
うに、従来の超伝導集積回路では、異なる抵抗値の第１
及び第２の抵抗層７４及び７６は、層間絶縁膜７５によ
り分離されている。Further, an interlayer insulating film 77, a Josephson junction 78, an Nb wiring layer 79, etc. are formed on the second resistance layer 76. The Nb wiring layer 79 is partially connected to the second resistance layer 76 through a contact hole formed in the interlayer insulating film 77, and another Nb wiring layer 79 is formed in the interlayer insulating films 77 and 75, respectively. It is connected to the first resistance layer 74 through the formed contact hole. As described above, in the conventional superconducting integrated circuit, the
The second resistance layers 74 and 76 are separated by an interlayer insulating film 75.
【０００７】[0007]
【発明が解決しようとする課題】しかるに、上記の従来
の超伝導集積回路の製造方法では、硝酸などの強酸を用
いてＶ合金膜の抵抗層をウェットエッチングするように
しているため、図６に示したようにエッチングは等方的
に進行し、抵抗層６２の両側に大きなサイドエッチング
６４が生じる。このサイドエッチング６４の大きさは、
抵抗層６２の膜厚と同程度生じると考えられる。従っ
て、膜厚が１００ｎｍであるとすると、抵抗層６２の両
側に約０．２μｍのサイドエッチング６４が生じること
になる。However, in the conventional method for manufacturing a superconducting integrated circuit described above, the resistance layer of the V alloy film is wet-etched using a strong acid such as nitric acid. As shown, the etching proceeds isotropically, resulting in large side etchings 64 on both sides of the resistance layer 62. The size of this side etching 64 is
It is considered that the same thickness as that of the resistance layer 62 occurs. Therefore, assuming that the film thickness is 100 nm, side etching 64 of about 0.2 μm is generated on both sides of the resistance layer 62.
【０００８】超伝導集積回路における抵抗層の幅は、１
〜２μｍであるから、実際の抵抗値は抵抗層の膜厚が１
００ｎｍのときには上記のウェットエッチングによって
１〜２割程度設計値よりも大きくなり、しかもこの設計
値からのずれは再現性に乏しい。これは、集積回路を安
定に機能させる上で、重大な問題である。The width of the resistance layer in the superconducting integrated circuit is 1
Since the thickness is up to 2 μm, the actual resistance value is 1 film thickness of the resistance layer.
When the thickness is 00 nm, it becomes about 10 to 20% larger than the design value due to the above wet etching, and the deviation from this design value is poor in reproducibility. This is a serious problem for the stable functioning of the integrated circuit.
【０００９】従って、異方的なエッチングを行えばよい
が、そのためには反応性イオンエッチング法などのドラ
イエッチングが有効であるが、Ｖ及びＶ合金膜に対する
ドライエッチング法は従来は確立されていない。例え
ば、ＳＦ6などのフッ素（Ｆ）系のガスを用いた通常の
反応性イオンエッチングでは、下地となる二酸化シリコ
ン膜（ＳｉＯ2膜）と、Ｖ及びＶ合金膜とのエッチング
速度比が十分にとれず、抵抗体パターン形成時に、下地
のＳｉＯ2膜をもエッチングしてしまい、層間絶縁性を
劣化させる原因となる。Therefore, anisotropic etching may be performed. For that purpose, dry etching such as reactive ion etching is effective, but dry etching for V and V alloy films has not been established so far. . For example, in ordinary reactive ion etching using a fluorine (F) -based gas such as SF 6 , the etching rate ratio between the underlying silicon dioxide film (SiO 2 film) and the V and V alloy film is sufficiently high. Inevitably, the underlying SiO 2 film is also etched when the resistor pattern is formed, which causes deterioration of interlayer insulation.
【００１０】また、従来の超伝導集積回路では、図７に
示したように、異なる抵抗値の第１及び第２の抵抗層７
４及び７６は、別々の層に形成するために、それぞれの
抵抗層７４及び７６の成膜及びコンタクトホールの形成
が必要となる。従って、使用するフォトマスクが多く、
製造工程が複雑になり、製造工程の信頼性の悪化に伴う
歩留りの低下と共に、製造に必要な期間が長くなり、生
産効率が低下し、その結果、生産コストの上昇を招くと
いう問題がある。In the conventional superconducting integrated circuit, as shown in FIG. 7, the first and second resistance layers 7 having different resistance values are used.
In order to form 4 and 76 in separate layers, it is necessary to form the resistance layers 74 and 76 and to form the contact holes, respectively. Therefore, many photomasks are used,
There is a problem that the manufacturing process becomes complicated, the yield decreases due to the deterioration of the reliability of the manufacturing process, the period required for the manufacturing increases, the production efficiency decreases, and as a result, the production cost increases.
【００１１】本発明は以上の点に鑑みなされたもので、
下地の絶縁膜に対してＶ合金膜の選択的なエッチングが
可能で、かつ、異方的な加工ができる超伝導集積回路の
製造方法及び超伝導集積回路を提供することを目的とす
る。The present invention has been made in view of the above points,
It is an object of the present invention to provide a method for manufacturing a superconducting integrated circuit and a superconducting integrated circuit which can anisotropically process a V alloy film with respect to an underlying insulating film.
【００１２】また、本発明の他の目的は、同一の層に異
なる抵抗値の２種類以上の抵抗層を形成し得る超伝導集
積回路の製造方法及び超伝導集積回路を提供することに
ある。Another object of the present invention is to provide a method of manufacturing a superconducting integrated circuit and a superconducting integrated circuit capable of forming two or more types of resistance layers having different resistance values on the same layer.
【００１３】[0013]
【課題を解決するための手段】上記の目的を達成するた
め、本発明の製造方法は、基板上にニオブ、モリブデン
及びタングステンのうち少なくとも１種類以上の元素を
添加元素とするバナジウム合金膜を抵抗層として成膜す
る第１の工程と、バナジウム合金膜上に第１のエッチン
グマスクを形成する第２の工程と、バナジウム合金膜及
び第１のエッチングマスクが上方に形成された基板を所
定温度にまで加熱した後、若しくは加熱しながらフッ素
系のガスを用いた反応性イオンエッチング法でエッチン
グして前記バナジウム合金膜を第１の抵抗層に加工する
第３の工程とを含むように構成したものである。In order to achieve the above object, the manufacturing method of the present invention uses a vanadium alloy film containing at least one element selected from niobium, molybdenum and tungsten as an additive element on a substrate. A first step of forming a layer, a second step of forming a first etching mask on the vanadium alloy film, and a substrate on which the vanadium alloy film and the first etching mask are formed at a predetermined temperature. And a third step of processing the vanadium alloy film into a first resistance layer by etching by a reactive ion etching method using a fluorine-based gas after or while heating Is.
【００１４】また、本発明方法は、上記の第３の工程に
続いて第１のエッチングマスクを除去する第４の工程
と、第１の抵抗層及び前記基板上にモリブデン又はタン
グステンの膜を被覆する第５の工程と、モリブデン又は
タングステンの膜上に第２のエッチングマスクを形成す
る第６の工程と、第６の工程を経た基板を室温以下に冷
却しながら、フッ素系のガスを用いた反応性イオンエッ
チング法でエッチングしてモリブデン又はタングステン
の膜を第２の抵抗層に加工する第７の工程とを更に含む
ようにしたものである。Further, in the method of the present invention, a fourth step of removing the first etching mask subsequent to the above-mentioned third step, and a film of molybdenum or tungsten are coated on the first resistance layer and the substrate. And a sixth step of forming a second etching mask on the molybdenum or tungsten film, and a fluorine-based gas was used while cooling the substrate subjected to the sixth step to room temperature or lower. And a seventh step of processing the molybdenum or tungsten film into the second resistance layer by etching by the reactive ion etching method.
【００１５】更に、本発明方法は上記の第１の工程はバ
ナジウム合金膜に代えて、フッ素系のガスを用いた反応
性イオンエッチング法で加工されにくいアルミニウム、
銅、ジルコニウムなどの材料の膜を成膜し、第３の工程
は塩素系のガスを用いたドライエッチング法でエッチン
グして前記第１の抵抗層に加工するようにしたものであ
る。Further, in the method of the present invention, in the first step described above, instead of the vanadium alloy film, aluminum which is difficult to be processed by the reactive ion etching method using a fluorine-based gas,
A film of a material such as copper or zirconium is formed, and in the third step, the first resistance layer is processed by etching by a dry etching method using a chlorine-based gas.
【００１６】また、本発明の超伝導集積回路では、上記
の本発明製造方法を単独あるいは併用して基板上に材料
の異なる２種類以上の抵抗層が形成された超伝導集積回
路を構成するようにしたものである。In the superconducting integrated circuit of the present invention, the above-described manufacturing method of the present invention may be used alone or in combination to form a superconducting integrated circuit in which two or more types of resistive layers of different materials are formed on a substrate. It is the one.
【００１７】[0017]
【作用】本発明の超伝導集積回路の製造方法では、第１
乃至第３の工程により、基板上に成膜されたニオブ、モ
リブデン及びタングステンのうち少なくとも１種類以上
の元素を添加元素とするバナジウム合金膜を、基板を所
定温度にまで加熱した後、若しくは加熱しながらフッ素
系のガスを用いた反応性イオンエッチング法でエッチン
グして第１の抵抗層に加工することができる。In the method of manufacturing a superconducting integrated circuit of the present invention, the first
Through the third step, the vanadium alloy film containing at least one element selected from the group consisting of niobium, molybdenum, and tungsten formed on the substrate is heated after heating the substrate to a predetermined temperature, or by heating the vanadium alloy film. However, the first resistance layer can be processed by etching by a reactive ion etching method using a fluorine-based gas.
【００１８】例えば、上記のバナジウム合金膜の一例と
してモリブデンを３３％の割合でバナジウムに添加した
バナジウム合金膜と、バナジウム単独の膜と、ＳｉＯ2
膜のそれぞれについて、フッ素系ガスとしてＳＦ6を用
いて５Ｐａの圧力下で基板温度を変えながら反応性イオ
ンエッチング（ＲＩＥ）を行ったときのエッチング速度
と基板温度との関係は図５にそれぞれ実線Ｉ、点線II及
び破線IIIで示す如くになる。For example, as an example of the above vanadium alloy film, a vanadium alloy film in which molybdenum is added to vanadium at a rate of 33%, a vanadium-only film, and SiO 2
For each of the films, the relationship between the etching rate and the substrate temperature when reactive ion etching (RIE) was performed using SF 6 as a fluorine-based gas under a pressure of 5 Pa while changing the substrate temperature is shown in FIG. I, dotted line II and broken line III.
【００１９】同図からわかるように、室温付近のエッチ
ングでは、集積回路において下地となるＳｉＯ2のエッ
チング速度が最も大きいが、バナジウム合金膜は基板温
度５０℃以上で、またバナジウム膜は基板温度８５℃以
上でそれぞれＳｉＯ2のエッチング速度を上回る。As can be seen from the figure, in the etching near room temperature, the etching rate of SiO 2 as a base in the integrated circuit is the highest, but the vanadium alloy film has a substrate temperature of 50 ° C. or higher, and the vanadium film has a substrate temperature of 85 ° C. At temperatures above ℃, the etching rate of SiO 2 is exceeded.
【００２０】また、基板温度が１２５℃のときには、バ
ナジウム合金膜のエッチング速度はＳｉＯ2のエッチン
グ速度の約２倍となり、集積回路の製造工程において必
要なエッチング選択比を確保できる。これは、ニオブ、
モリブデン及びタングステンのうち少なくとも１種類以
上の元素を添加元素とするバナジウム合金膜（モリブデ
ンの単独添加を除く）についても同様である。従って、
本発明では、バナジウム合金膜をドライエッチングによ
り抵抗層として加工することができる。Further, when the substrate temperature is 125 ° C., the etching rate of the vanadium alloy film is about twice the etching rate of SiO 2 , and the etching selection ratio required in the integrated circuit manufacturing process can be secured. This is niobium,
The same applies to a vanadium alloy film containing at least one element selected from molybdenum and tungsten (excluding single addition of molybdenum). Therefore,
In the present invention, the vanadium alloy film can be processed as a resistance layer by dry etching.
【００２１】また、本発明製造方法では、第４乃至第７
の工程により、基板を室温以下に冷却しながら、フッ素
系のガスを用いた反応性イオンエッチング法でエッチン
グしてモリブデン又はタングステンの膜を第２の抵抗層
に加工するが、その時のモリブデン又はタングステンの
膜のエッチング速度はモリブデン合金膜のエッチング速
度に比べて大幅に速い。従って、十分な選択エッチング
ができるため、モリブデン又はタングステンの膜を第２
の抵抗層として、上記のモリブデン合金膜からなる第１
の抵抗層と同じ層に形成することができる。Further, in the manufacturing method of the present invention, the fourth to seventh aspects
In the step of, the molybdenum or tungsten film is processed into the second resistance layer by etching by a reactive ion etching method using a fluorine-based gas while cooling the substrate to room temperature or below. The etching rate of the film is significantly higher than that of the molybdenum alloy film. Therefore, a molybdenum or tungsten film is formed on the second layer because sufficient selective etching can be performed.
As the resistance layer of the first molybdenum alloy film
It can be formed in the same layer as the resistance layer.
【００２２】また、本発明製造方法では、フッ素系のガ
スを用いた反応性イオンエッチング法で加工されにくい
材料の膜を、塩素系のガスを用いたドライエッチング法
でエッチングして前記第１の抵抗層に加工するようにし
たため、その後にフッ素系のガスを用いた反応性イオン
エッチング法でエッチングして形成される抵抗層のエッ
チング速度に比べて第１の抵抗層のエッチング速度が大
幅に遅く、十分な選択エッチングができる。従って、本
発明でも、モリブデン又はタングステンの膜あるいはモ
リブデン合金膜を第２の抵抗層として、上記の反応性イ
オンエッチング法で加工されにくい材料の膜からなる第
１の抵抗層と同じ層に形成することができる。Further, in the manufacturing method of the present invention, a film of a material which is difficult to be processed by the reactive ion etching method using a fluorine-based gas is etched by the dry etching method using a chlorine-based gas to obtain the first film. Since the resistance layer is processed, the etching rate of the first resistance layer is significantly slower than the etching rate of the resistance layer formed by subsequent reactive ion etching using a fluorine-based gas. , Sufficient selective etching can be performed. Therefore, also in the present invention, a molybdenum or tungsten film or a molybdenum alloy film is formed as the second resistance layer in the same layer as the first resistance layer made of a material that is difficult to process by the reactive ion etching method. be able to.
【００２３】また、本発明の超伝導集積回路では、２種
類以上の材料からなる抵抗層が同一の層に形成されてい
るため、最適なシート抵抗値を持つ材料を選択して、異
なる層に異なる種類の抵抗層が形成される従来の超伝導
集積回路よりも簡単な製造工程で製造される。Further, in the superconducting integrated circuit of the present invention, since the resistance layers made of two or more kinds of materials are formed in the same layer, a material having an optimum sheet resistance value is selected and different layers are formed. It is manufactured by a simpler manufacturing process than a conventional superconducting integrated circuit in which different types of resistance layers are formed.
【００２４】[0024]
【実施例】次に、本発明の実施例について説明する。図
１は本発明の第１実施例の製造工程を説明する装置断面
図である。本実施例では、まず、図１（ａ）に示すよう
に、表面が熱酸化されたシリコン（Ｓｉ）製の基板１１
上に、Ｍｏ−Ｖ合金膜１２をスパッタ、蒸着などの公知
の方法で例えば１０００Å程度の膜厚に成膜する。基板
１１の上部の右下がりのハッチングで示す層が、上記の
熱酸化による層を示す（他の図も同様）。Next, an embodiment of the present invention will be described. FIG. 1 is a sectional view of a device for explaining the manufacturing process of the first embodiment of the present invention. In this embodiment, first, as shown in FIG. 1A, a substrate 11 made of silicon (Si) whose surface is thermally oxidized.
The Mo-V alloy film 12 is formed thereon by a known method such as sputtering or vapor deposition to have a film thickness of, for example, about 1000 Å. The layer shown by hatching in the lower right of the upper portion of the substrate 11 indicates the layer formed by the above thermal oxidation (the same applies to the other figures).
【００２５】次に、図１（ｂ）に示すように、Ｍｏ−Ｖ
合金膜１２上に１μｍ程度の膜厚のフォトレジストパタ
ーン１３を形成する。続いて、同図（ｃ）に示すよう
に、ドライエッチング装置のチェンバ内に設けたヒータ
１４により基板１１を加熱する。基板１１の温度が例え
ば１２５℃に達した時にヒータ１４の通電電流を切り、
その後に例えばＳＦ6等のＦ系のガスをチェンバ内に導
入して反応性イオンエッチング法（ＲＩＥ）でフォトレ
ジストパターン１３をマスクとしてエッチングし、抵抗
層１５を形成する。Next, as shown in FIG. 1B, Mo-V
A photoresist pattern 13 having a film thickness of about 1 μm is formed on the alloy film 12. Subsequently, as shown in FIG. 6C, the substrate 11 is heated by the heater 14 provided in the chamber of the dry etching apparatus. When the temperature of the substrate 11 reaches, for example, 125 ° C., the energizing current of the heater 14 is cut off,
After that, an F-based gas such as SF 6 is introduced into the chamber, and etching is performed by the reactive ion etching method (RIE) using the photoresist pattern 13 as a mask to form the resistance layer 15.
【００２６】基板温度１２５℃で加熱を停止して反応性
イオンエッチング法でエッチングするのは、前記したよ
うに、基板温度が１２５℃のときにＭｏ−Ｖ合金膜のエ
ッチング速度がＳｉＯ2膜の約２倍となり、集積回路の
製造工程において必要なエッチング選択比を確保できる
からである。[0026] The etching is heated at a substrate temperature of 125 ° C. to stop reactive ion etching, as described above, the etching rate of the Mo-V alloy film when the substrate temperature is 125 ° C. is SiO 2 film This is because it is approximately doubled, and the etching selection ratio required in the manufacturing process of the integrated circuit can be secured.
【００２７】なお、この工程において、ヒータ１４に流
れる電流が作る電磁場のプラズマへの影響、及びエッチ
ング中の基板温度上昇が問題にならない場合には、エッ
チング中にヒータ電流を切る必要はない。In this step, if the influence of the electromagnetic field generated by the current flowing through the heater 14 on the plasma and the rise in the substrate temperature during etching are not a problem, it is not necessary to turn off the heater current during etching.
【００２８】最後に、図１（ｄ）に示すように、フォト
レジストパターン１３を公知の方法で除去する。これに
より、基板１１上に反応性イオンエッチングで選択的に
加工された１０００Å程度の膜厚の抵抗層１５が残る。
このように、本実施例によれば、超伝導集積回路におけ
るＭｏ−Ｖ合金膜からなる抵抗層１５が反応性イオンエ
ッチングで選択的に加工されるため、従来のウェットエ
ッチングにより加工されたものに比し、加工精度、加工
の制御性及び再現性を向上することができる。Finally, as shown in FIG. 1D, the photoresist pattern 13 is removed by a known method. As a result, the resistive layer 15 having a film thickness of about 1000 Å selectively processed by reactive ion etching remains on the substrate 11.
As described above, according to the present embodiment, the resistance layer 15 made of the Mo—V alloy film in the superconducting integrated circuit is selectively processed by the reactive ion etching, so that the resistance layer 15 is processed by the conventional wet etching. In comparison, processing accuracy, controllability of processing and reproducibility can be improved.
【００２９】次に、本発明の第２実施例について図２と
共に説明する。図２は本発明の第２実施例の製造工程を
説明する装置断面図である。本実施例では、まず、図２
（ａ）に示すように、表面が熱酸化されたＳｉ基板２１
上に抵抗層となるＭｏ−Ｖ合金膜２２をスパッタ、蒸着
などの公知の方法で例えば１０００Å程度の膜厚に成膜
し、続いてＳｉＯ2膜によるエッチングマスク層２３を
成膜する。Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 2 is a sectional view of a device for explaining the manufacturing process of the second embodiment of the present invention. In this embodiment, first, as shown in FIG.
As shown in (a), the Si substrate 21 whose surface is thermally oxidized
A Mo—V alloy film 22 to be a resistance layer is formed thereon by a known method such as sputtering or vapor deposition to have a film thickness of, for example, about 1000 Å, and then an etching mask layer 23 of a SiO 2 film is formed.
【００３０】続いて、図２（ｂ）に示すように、エッチ
ングマスク層２３上にフォトレジストパターン２４を被
覆形成する。次に、図２（ｃ）に示すように、フォトレ
ジストパターン２４をマスクとして、例えばＣＨＦ3等
のガスを用いた反応性イオンエッチング法でエッチング
マスク層２３を加工し、ＳｉＯ2マスク２５を形成す
る。Then, as shown in FIG. 2B, a photoresist pattern 24 is formed on the etching mask layer 23 by coating. Next, as shown in FIG. 2C, the etching mask layer 23 is processed by a reactive ion etching method using a gas such as CHF 3 using the photoresist pattern 24 as a mask to form a SiO 2 mask 25. To do.
【００３１】次に、公知の方法でフォトレジストパター
ン２４を除去した後、図２（ｄ）に示すように、ＳｉＯ
2マスク２５をエッチングマスクとして、例えばＳＦ6を
用いた反応性イオンエッチング法で抵抗層２６を形成す
る。この反応性イオンエッチング法での基板加熱は、ド
ライエッチング装置のチェンバ外に設けられた赤外線ラ
ンプヒータ２７で行い、基板２１は例えば２００℃まで
加熱される。Next, after removing the photoresist pattern 24 by a known method, as shown in FIG.
2 Using the mask 25 as an etching mask, the resistance layer 26 is formed by the reactive ion etching method using SF 6 , for example. The substrate heating by this reactive ion etching method is performed by the infrared lamp heater 27 provided outside the chamber of the dry etching apparatus, and the substrate 21 is heated to, for example, 200 ° C.
【００３２】すなわち、本実施例では、図２（ｄ）に示
すように、赤外線ランプヒータ２７から耐熱性のあるＳ
ｉＯ2マスク２５を介して基板２１を加熱するようにし
ているため、第１実施例に比し、基板温度をより高くす
ることができ、これにより、エッチングの選択性を更に
向上させることができる。That is, in this embodiment, as shown in FIG. 2 (d), the heat-resistant S from the infrared lamp heater 27 is used.
Since the substrate 21 is heated through the iO 2 mask 25, the substrate temperature can be made higher than that in the first embodiment, which can further improve the etching selectivity. .
【００３３】また、チェンバ外に設置した赤外線ランプ
ヒータ２７を用いることで、ヒータに流れる電流が作る
電磁場のプラズマへの影響はなく、エッチング中の加熱
が可能である。なお、赤外線ランプヒータ２７は、エッ
チング装置の電極の外側であれば、チェンバ内に設置し
ても同様に使用できる。更に、本実施例で使用したＳｉ
Ｏ2マスク２５は、安定な絶縁体であるので除去する必
要はない。Further, by using the infrared lamp heater 27 installed outside the chamber, the electromagnetic field produced by the current flowing through the heater does not affect the plasma and heating during etching is possible. It should be noted that the infrared lamp heater 27 can be used in the same manner even if it is installed inside the chamber as long as it is outside the electrodes of the etching apparatus. Furthermore, the Si used in this example
Since the O 2 mask 25 is a stable insulator, it need not be removed.
【００３４】これにより、本実施例によれば、超伝導集
積回路におけるＭｏ−Ｖ合金膜からなる抵抗層２５を、
第１実施例よりも更に寸法精度高く形成することができ
る。As a result, according to this embodiment, the resistance layer 25 made of the Mo--V alloy film in the superconducting integrated circuit is
It can be formed with higher dimensional accuracy than in the first embodiment.
【００３５】次に、本発明の第３実施例について説明す
る。図３は本発明の第３実施例の製造工程を説明する装
置断面図である。本実施例では、まず、図３（ａ）に示
すように、表面が熱酸化されたＳｉ基板３１上に第１の
Ｍｏ−Ｖ合金膜３２をスパッタ、蒸着などの公知の方法
で例えば１０００Å程度の膜厚に成膜する。Next, a third embodiment of the present invention will be described. FIG. 3 is a sectional view of an apparatus for explaining the manufacturing process of the third embodiment of the present invention. In this embodiment, first, as shown in FIG. 3A, a first Mo—V alloy film 32 is formed on a Si substrate 31 whose surface is thermally oxidized by a known method such as sputtering or vapor deposition, for example, about 1000 Å. To a film thickness of.
【００３６】続いて、図３（ｂ）に示すように、第１の
Ｍｏ−Ｖ合金膜３２上に第１のフォトレジストパターン
３３を被覆形成する。次に、同図（ｃ）に示すように、
ドライエッチング装置のチェンバ内に設けたヒータ３４
により基板３１を加熱する。基板３１の温度が例えば１
２５℃に達した時にヒータ３４の通電電流を切り、その
後に例えばＳＦ6等のＦ系のガスをチェンバ内に導入し
て反応性イオンエッチング法でフォトレジストパターン
３３をマスクとしてエッチングし、第１の抵抗層３５を
形成する。Subsequently, as shown in FIG. 3B, a first photoresist pattern 33 is formed on the first Mo—V alloy film 32 by coating. Next, as shown in FIG.
Heater 34 provided in the chamber of the dry etching apparatus
The substrate 31 is heated by. The temperature of the substrate 31 is, for example, 1
When the temperature reaches 25 ° C., the energizing current of the heater 34 is cut off, and then an F-based gas such as SF 6 is introduced into the chamber to perform etching by the reactive ion etching method using the photoresist pattern 33 as a mask. To form the resistance layer 35.
【００３７】基板温度１２５℃で加熱を停止して反応性
イオンエッチング法でエッチングするのは、前記したよ
うに、基板温度が１２５℃のときにＭｏ−Ｖ合金膜のエ
ッチング速度がＳｉＯ2膜の約２倍となり、集積回路の
製造工程において必要なエッチング選択比を確保できる
からである。As described above, when the substrate temperature is 125 ° C., the etching rate of the Mo--V alloy film is the same as that of the SiO 2 film when the substrate temperature is 125 ° C. This is because it is approximately doubled, and the etching selection ratio required in the manufacturing process of the integrated circuit can be secured.
【００３８】なお、この工程において、ヒータ３４に流
れる電流が作る電磁場のプラズマへの影響、及びエッチ
ング中の基板温度上昇が問題にならない場合には、エッ
チング中にヒータ電流を切る必要はない。In this step, if the influence of the electromagnetic field produced by the current flowing through the heater 34 on the plasma and the rise in the substrate temperature during etching are not a problem, it is not necessary to turn off the heater current during etching.
【００３９】次に、図３（ｄ）に示すように、第１のフ
ォトレジストパターン３３を公知の方法で除去する。こ
のように、本実施例では、まず第１実施例と同様の方法
で基板３１上に第１の抵抗層３５を形成する。Next, as shown in FIG. 3D, the first photoresist pattern 33 is removed by a known method. As described above, in this embodiment, first, the first resistance layer 35 is formed on the substrate 31 by the same method as in the first embodiment.
【００４０】次に、図３（ｅ）に示すように、基板３１
及び第１の抵抗層３５のそれぞれの表面全面に例えばＭ
ｏ膜３６をスパッタ、蒸着などの公知の方法で例えば１
０００Å程度の膜厚に被覆形成する。続いて、図３
（ｆ）に示すように、Ｍｏ膜３６の表面に、第２の抵抗
層に対応してパターニングされた第２のフォトレジスト
パターンが形成される。Next, as shown in FIG. 3E, the substrate 31
And M on the entire surface of each of the first resistance layer 35.
The o film 36 is formed by a known method such as sputtering or vapor deposition, for example, 1
The coating is formed to a film thickness of about 000Å. Then, FIG.
As shown in (f), a second photoresist pattern patterned corresponding to the second resistance layer is formed on the surface of the Mo film 36.
【００４１】次に、図３（ｇ）に示すように、基板３１
を室温以下（すなわち、室温又は室温未満）に冷却しな
がら、例えばＳＦ6を用いた反応性イオンエッチング法
により、第２のフォトレジストパターン３７をマスクと
して第２のフォトレジストパターン３７で覆われていな
いＭｏ膜３６の部分をエッチング除去し、第２のフォト
レジストパターン３７の下側のＭｏ膜のみを第２の抵抗
層３８として形成する。Next, as shown in FIG. 3 (g), the substrate 31
Is cooled to room temperature or lower (that is, room temperature or lower than room temperature) while being covered with the second photoresist pattern 37 using the second photoresist pattern 37 as a mask by, for example, a reactive ion etching method using SF 6. The portion of the Mo film 36 that does not exist is removed by etching, and only the Mo film below the second photoresist pattern 37 is formed as the second resistance layer 38.
【００４２】室温以下でのＳＦ6を用いた反応性イオン
エッチング法でのＭｏのエッチング速度は、８０〜１０
０ｎｍ／ｍｉｎであり、Ｍｏ−Ｖ合金に対するエッチン
グ速度２ｎｍ／ｍｉｎに比べて非常に速い。従って、十
分な選択エッチングが可能であり、第２の抵抗層３８の
加工により、第１の抵抗層３５の抵抗値などの特性が変
化することはない。The etching rate of Mo in the reactive ion etching method using SF 6 at room temperature or lower is 80 to 10
It is 0 nm / min, which is much faster than the etching rate of 2 nm / min for Mo-V alloy. Therefore, sufficient selective etching is possible, and characteristics such as the resistance value of the first resistance layer 35 do not change due to the processing of the second resistance layer 38.
【００４３】最後に、図３（ｈ）に示すように、公知の
方法により第２のフォトレジストパターン３７が除去さ
れる。これにより、図３（ｈ）に示すように、同一層内
にＭｏ−Ｖ合金膜からなる第１の抵抗層３５とＭｏから
なる第２の抵抗層３８の２種類の材料からなる抵抗層を
形成することができる。Finally, as shown in FIG. 3H, the second photoresist pattern 37 is removed by a known method. As a result, as shown in FIG. 3H, a resistance layer made of two kinds of materials, that is, a first resistance layer 35 made of a Mo—V alloy film and a second resistance layer 38 made of Mo is formed in the same layer. Can be formed.
【００４４】従って、本実施例によれば、回路で要求さ
れる抵抗値によって、適当なシート抵抗値を持つ材料を
選択することができ、従来に比べてより高密度な集積回
路を製造することができる。しかも、本実施例によれ
ば、従来の２層の抵抗を持つ図７に示したような超伝導
集積回路の製造方法に比べて製造工程が簡便になり、製
造工程の信頼性と歩留りの向上と共に、生産効率が増加
するため、生産コストを低減できる。Therefore, according to the present embodiment, it is possible to select a material having an appropriate sheet resistance value according to the resistance value required for the circuit, and to manufacture a higher density integrated circuit than the conventional one. You can Moreover, according to the present embodiment, the manufacturing process is simplified as compared with the conventional method of manufacturing a superconducting integrated circuit having two layers of resistance as shown in FIG. 7, and the reliability and the yield of the manufacturing process are improved. At the same time, since the production efficiency is increased, the production cost can be reduced.
【００４５】なお、本実施例において、Ｍｏ−Ｖ合金膜
３２に代えてアルミニウム（Ａｌ）、銅（Ｃｕ）、ジル
コニウム（Ｚｒ）などのＳＦ6等のＦ系のガスを用いた
反応性イオンエッチング法で加工されにくい材料を用
い、第１の抵抗層３５の加工には、Ｃｌ2などの塩素系
ガスを用いたドライエッチングを行っても、同様に同一
層内に２種類の材料からなる抵抗層を設けることができ
る。In the present embodiment, reactive ion etching using F-based gas such as SF 6 such as aluminum (Al), copper (Cu) and zirconium (Zr) in place of the Mo--V alloy film 32 is carried out. Even if dry etching using a chlorine-based gas such as Cl 2 is used to process the first resistance layer 35 using a material that is difficult to process by the method, a resistance made of two kinds of materials in the same layer is similarly formed. Layers can be provided.
【００４６】次に、本発明の第４実施例について説明す
る。図４は本発明の第４実施例の素子構造断面図を示
す。同図において、表面が熱酸化された基板４１上には
Ｎｂ配線４２、層間絶縁膜４３が積層され、更にその同
じ層間絶縁膜４３上に第１の抵抗層４４、第２の抵抗層
４５及び第３の抵抗層４６の３つの抵抗層がそれぞれ形
成されている。Next, a fourth embodiment of the present invention will be described. FIG. 4 is a sectional view of the device structure according to the fourth embodiment of the present invention. In the figure, an Nb wiring 42 and an interlayer insulating film 43 are laminated on a substrate 41 whose surface is thermally oxidized, and a first resistance layer 44, a second resistance layer 45, and a second resistance layer 45 are formed on the same interlayer insulation film 43. The three resistive layers of the third resistive layer 46 are formed respectively.
【００４７】ここで、第１の抵抗層４４は、塩素ガスを
用いた反応性イオンエッチングで加工されたＡｌから構
成されている。また、第２の抵抗層４５は、第１実施例
と同様の製造方法により基板４１をヒータにより１２５
℃にまで加熱した後、例えばＳＦ6等のＦ系のガスを用
いて反応性イオンエッチング法でエッチングして加工し
たＭｏ−Ｖ合金から構成されている。更に、第３の抵抗
層４６は、第３実施例の図３（ｅ）〜（ｈ）に示した製
造工程と同様の工程により、室温にてＳＦ6を用いた反
応性イオンエッチングにより加工されたＭｏより構成さ
れている。Here, the first resistance layer 44 is made of Al processed by reactive ion etching using chlorine gas. The second resistance layer 45 is formed by heating the substrate 41 with a heater by the same manufacturing method as in the first embodiment.
It is composed of a Mo-V alloy that is heated to a temperature of ℃ and then etched by a reactive ion etching method using an F-based gas such as SF 6 to process. Further, the third resistance layer 46 is processed by reactive ion etching using SF 6 at room temperature by the same process as the manufacturing process shown in FIGS. 3E to 3H of the third embodiment. It is composed of Mo.
【００４８】これら３つの抵抗層４４〜４６は、層間絶
縁膜４７により被覆され、層間絶縁膜４７に形成された
コンタクトホールを介してＮｂ配線４８あるいは５１と
接続されている。更に、層間絶縁膜４７上にはＮｂ配線
４８及び５１と接続されたジョセフソン接合部５０が形
成され、そのジョセフソン接合部５０上には層間絶縁膜
４９が形成されている。ジョセフソン接合部５０は、Ｎ
ｂ下部電極、アルミニウム酸化物及びＮｂ上部電極の積
層構造からなる。These three resistance layers 44 to 46 are covered with an interlayer insulating film 47 and are connected to the Nb wiring 48 or 51 through a contact hole formed in the interlayer insulating film 47. Further, a Josephson junction 50 connected to the Nb wirings 48 and 51 is formed on the interlayer insulating film 47, and an interlayer insulating film 49 is formed on the Josephson junction 50. Josephson junction 50 is N
It has a laminated structure of ab lower electrode, an aluminum oxide, and an Nb upper electrode.
【００４９】本実施例は、３種類の抵抗層４４〜４６が
同一の層に形成されており、回路で要求される抵抗値に
よって、適当なシート抵抗値を持つ材料の抵抗層４４〜
４６を有する、より高密度な超伝導集積回路である。し
かも、本実施例によれば、図７に示した従来の超伝導集
積回路に比べて簡便な製造工程により効率よく製造され
るため、従来よりも少ない生産コストで製造される。In this embodiment, the three types of resistance layers 44 to 46 are formed in the same layer, and the resistance layers 44 to 46 made of a material having an appropriate sheet resistance value depending on the resistance value required in the circuit.
46 is a higher density superconducting integrated circuit. Moreover, according to the present embodiment, the manufacturing cost is lower than that of the conventional superconducting integrated circuit shown in FIG. 7, because the manufacturing process is more efficient than the conventional superconducting integrated circuit.
【００５０】なお、本発明は以上の実施例に限定される
ものではなく、例えば、Ｍｏ−Ｖ合金膜１２、２２、３
２は、Ｎｂ、Ｍｏ及びＷのうち少なくとも１種類以上の
元素を添加元素とするＶ合金膜であればよい。また、図
３のＭｏ膜３６は、Ｗ膜でもよい。The present invention is not limited to the above embodiments, and for example, Mo-V alloy films 12, 22, 3 are used.
2 may be a V alloy film in which at least one element of Nb, Mo and W is an additive element. Further, the Mo film 36 in FIG. 3 may be a W film.
【００５１】[0051]
【発明の効果】以上説明したように、本発明製造方法に
よれば、基板上に成膜されたニオブ、モリブデン及びタ
ングステンのうち少なくとも１種類以上の元素を添加元
素とするバナジウム合金膜を、フッ素系のガスを用いた
反応性イオンエッチング法でエッチングして抵抗層に加
工することができるため、超伝導集積回路におけるバナ
ジウム合金抵抗層の加工精度、加工の制御性及び再現性
を従来に比べて向上することができ、これにより安定に
機能する超伝導集積回路を製造することができる。As described above, according to the manufacturing method of the present invention, the vanadium alloy film containing at least one element selected from the group consisting of niobium, molybdenum and tungsten as an additive element is formed on the substrate by using fluorine. Since the resistive layer can be processed by reactive ion etching using a system gas, the processing accuracy, processing controllability and reproducibility of the vanadium alloy resistive layer in a superconducting integrated circuit can be improved compared to conventional methods. It is possible to manufacture a superconducting integrated circuit which can be improved, and which can function stably.
【００５２】また、本発明製造方法によれば、モリブデ
ン又はタングステンの膜を第２の抵抗層として、上記の
モリブデン合金膜からなる第１の抵抗層と同じ層に形成
することができるため、回路で要求される抵抗値によっ
て、適当なシート抵抗値を持つ材料を選択でき、より高
密度な超伝導集積回路を製造することができる。しか
も、異なる層に異なる種類の抵抗層が形成された従来の
超伝導集積回路に比べて、製造工程数が少なくなり、製
造工程の信頼性と歩留りを向上できるとともに生産効率
を向上でき、その結果生産コストを低減することができ
る。According to the manufacturing method of the present invention, a molybdenum or tungsten film can be formed as the second resistance layer in the same layer as the first resistance layer made of the above molybdenum alloy film. A material having an appropriate sheet resistance value can be selected according to the resistance value required in 1., and a higher density superconducting integrated circuit can be manufactured. Moreover, compared to the conventional superconducting integrated circuit in which different types of resistance layers are formed in different layers, the number of manufacturing steps is reduced, the manufacturing process reliability and yield can be improved, and the production efficiency can be improved. The production cost can be reduced.
【００５３】また、本発明製造方法によれば、モリブデ
ン又はタングステンの膜あるいはモリブデン合金膜を第
２の抵抗層として、反応性イオンエッチング法で加工さ
れにくい材料の膜からなる第１の抵抗層と同じ層に形成
することができるため、上記と同様に、高密度な超伝導
集積回路を製造することができると共に、生産コストを
低減することができる。Further, according to the manufacturing method of the present invention, a molybdenum or tungsten film or a molybdenum alloy film is used as a second resistance layer, and a first resistance layer made of a film of a material which is difficult to be processed by the reactive ion etching method. Since they can be formed in the same layer, a high-density superconducting integrated circuit can be manufactured and the production cost can be reduced as described above.
【００５４】更に、本発明の超伝導集積回路によれば、
２種類以上の材料からなる抵抗層が同一の層に形成され
ているため、最適なシート抵抗値を持つ材料を選択し
て、異なる層に異なる種類の抵抗層が形成される従来の
超伝導集積回路よりも簡単な製造工程で製造され、その
結果、高密度な超伝導集積回路を安価に構成することが
できる。Further, according to the superconducting integrated circuit of the present invention,
Since a resistance layer made of two or more kinds of materials is formed in the same layer, a material having an optimum sheet resistance value is selected, and different kinds of resistance layers are formed in different layers. It is manufactured by a manufacturing process simpler than that of a circuit, and as a result, a high-density superconducting integrated circuit can be constructed at low cost.
【図１】本発明の第１実施例の製造工程を説明する装置
断面図である。FIG. 1 is an apparatus sectional view explaining a manufacturing process of a first embodiment of the present invention.
【図２】本発明の第２実施例の製造工程を説明する装置
断面図である。FIG. 2 is an apparatus cross-sectional view illustrating a manufacturing process of a second embodiment of the present invention.
【図３】本発明の第３実施例の製造工程を説明する装置
断面図である。FIG. 3 is an apparatus cross-sectional view illustrating a manufacturing process of a third embodiment of the present invention.
【図４】本発明の第４実施例の素子構造断面図である。FIG. 4 is a sectional view of a device structure according to a fourth embodiment of the present invention.
【図５】エッチング速度の温度依存性説明図である。FIG. 5 is an explanatory diagram of temperature dependence of etching rate.
【図６】従来方法の要部の一例を説明する図である。FIG. 6 is a diagram illustrating an example of a main part of a conventional method.
【図７】従来の超伝導集積回路の一例の素子構造断面図
である。FIG. 7 is a sectional view of an element structure of an example of a conventional superconducting integrated circuit.
１１、２１、３１、４１ 基板 １２、２２、３２ Ｍｏ−Ｖ合金膜 １３、２４、３３、３７ フォトレジストパターン １４、３４ ヒータ １５、２６ 抵抗層 ２３ エッチングマスク層 ２５ ＳｉＯ2マスク ２７ 赤外線ランプヒータ ３５、４４ 第１の抵抗層 ３６ Ｍｏ膜 ３８、４５ 第２の抵抗層 ４２、４８、５１ Ｎｂ配線 ４３、４７、４９ 層間絶縁膜 ４６ 第３の抵抗層 ５０ ジョセフソン接合部11, 21, 31, 41 Substrate 12, 22, 32 Mo-V Alloy Film 13, 24, 33, 37 Photoresist Pattern 14, 34 Heater 15, 26 Resistive Layer 23 Etching Mask Layer 25 SiO 2 Mask 27 Infrared Lamp Heater 35 , 44 first resistance layer 36 Mo film 38, 45 second resistance layer 42, 48, 51 Nb wiring 43, 47, 49 interlayer insulating film 46 third resistance layer 50 Josephson junction
Claims (4)
ステンのうち少なくとも１種類以上の元素を添加元素と
するバナジウム合金膜を抵抗層として成膜する第１の工
程と、 前記バナジウム合金膜上にエッチングマスクを形成する
第２の工程と、 前記バナジウム合金膜及びエッチングマスクが上方に形
成された基板を所定温度にまで加熱した後、若しくは加
熱しながらフッ素系のガスを用いた反応性イオンエッチ
ング法でエッチングして前記バナジウム合金膜を抵抗層
に加工する第３の工程とを含むことを特徴とする超伝導
集積回路の製造方法。1. A first step of forming a vanadium alloy film containing at least one element of niobium, molybdenum, and tungsten as an additive element on a substrate as a resistance layer, and an etching mask on the vanadium alloy film. And a second step of forming a vanadium alloy film and the substrate on which the etching mask is formed are heated to a predetermined temperature, or etched by a reactive ion etching method using a fluorine-based gas while heating. And a third step of processing the vanadium alloy film into a resistance layer, the manufacturing method of the superconducting integrated circuit.
ステンのうち少なくとも１種類以上の元素を添加元素と
するバナジウム合金膜を抵抗層として成膜する第１の工
程と、 前記バナジウム合金膜上に第１のエッチングマスクを形
成する第２の工程と、 前記バナジウム合金膜及び第１のエッチングマスクが上
方に形成された基板を所定温度にまで加熱した後、若し
くは加熱しながらフッ素系のガスを用いた反応性イオン
エッチング法でエッチングして前記バナジウム合金膜を
第１の抵抗層に加工する第３の工程と前記第１のエッチ
ングマスクを除去する第４の工程と、 前記第１の抵抗層及び前記基板上にモリブデン又はタン
グステンの膜を被覆する第５の工程と、 前記モリブデン又はタングステンの膜上に第２のエッチ
ングマスクを形成する第６の工程と、 該第６の工程を経た前記基板を室温以下に冷却しなが
ら、フッ素系のガスを用いた反応性イオンエッチング法
でエッチングして前記モリブデン又はタングステンの膜
を第２の抵抗層に加工する第７の工程とを含むことを特
徴とする超伝導集積回路の製造方法。2. A first step of forming a vanadium alloy film containing at least one element of niobium, molybdenum, and tungsten as an additive element on a substrate as a resistance layer, and a first step on the vanadium alloy film. Second step of forming an etching mask of, and a reaction using a fluorine-based gas after heating the substrate on which the vanadium alloy film and the first etching mask are formed to a predetermined temperature, or while heating. A third step of processing the vanadium alloy film into a first resistance layer by etching with a reactive ion etching method, a fourth step of removing the first etching mask, the first resistance layer and the substrate A fifth step of coating a molybdenum or tungsten film thereon, and forming a second etching mask on the molybdenum or tungsten film. A sixth step, and etching the molybdenum or tungsten film by a reactive ion etching method using a fluorine-based gas while cooling the substrate that has been subjected to the sixth step to room temperature or below, 7. A method for manufacturing a superconducting integrated circuit, comprising: a seventh step of processing into a layer.
に代えて、フッ素系のガスを用いた反応性イオンエッチ
ング法で加工されにくいアルミニウム、銅、ジルコニウ
ムなどの材料の膜を成膜し、前記第３の工程は塩素系の
ガスを用いたドライエッチング法でエッチングして前記
第１の抵抗層に加工することを特徴とする請求項２記載
の超伝導集積回路の製造方法。3. In the first step, instead of the vanadium alloy film, a film made of a material such as aluminum, copper or zirconium which is difficult to process by a reactive ion etching method using a fluorine-based gas is formed, 3. The method of manufacturing a superconducting integrated circuit according to claim 2, wherein in the third step, the first resistance layer is processed by etching by a dry etching method using a chlorine-based gas.
製造方法により製造され、基板上に材料の異なる２種類
以上の抵抗層が形成されたことを特徴とする超伝導集積
回路。4. A superconducting integrated circuit manufactured by the method for manufacturing a superconducting integrated circuit according to claim 2 or 3, wherein two or more types of resistance layers made of different materials are formed on a substrate.
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|---|---|---|---|
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| JPH0883933A true JPH0883933A (en) | 1996-03-26 |
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