JP2022185463A - 半導体装置 - Google Patents

Abstract

【課題】データ転送およびデータ整理に掛かる時間を短縮することが可能な半導体装置を提供すること。
【解決手段】半導体装置は、プロセッサと、メモリと、外部インタフェースと、外部インタフェースが受信したデータを格納するレジスタ（５１、５３）と、ミラーレジスタバッファ６０と、プロセッサ、メモリ、外部インタフェース、レジスタ（５１、５３）、およびミラーレジスタバッファ６０と接続された内部バスと、を備えている。レジスタ（５１、５３）は、内部バスを介さずに、ミラーレジスタバッファへデータを出力する。ミラーレジスタバッファ６０は、レジスタ（５１、５３）から入力されたデータに、当該レジスタに割り当てられるアドレスとは別のミラーレジスタバッファ内のアドレスを付与し、内部バスを介さずに、メモリへデータを転送する。
【選択図】図３Ａ

Description

本発明は、半導体装置に関する。

マイクロコントローラユニット（ＭＣＵ：Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）は、例えばアプリケーション分野等のあらゆる分野に応用されている。多くの場合、ＭＣＵには、データ転送やデータ整理等を行う機能が要求される。例えば、データ転送やデータ整理を定期的に行う状況においては、データ転送、および取得したデータを使用可能な状態にするデータ整理を高速で行うことが必須である。

ＭＣＵでは、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｓｃｅｓｓｉｎｇ Ｕｎｉｔ）等のプロセッサにより、メインメモリ（ＲＡＭ等）へのデータ転送等の制御が行われる。ここでは、ＭＣＵ内で、周辺機能として設けられたレジスタに格納されたデータをメインメモリへ転送するものとする。

ＣＰＵは、レジスタの所定のアドレスを指定し、バスを介して、指定したアドレスからデータを転送データとして読み出す。そして、ＣＰＵは、メインメモリの任意のアドレスを指定し、読み出したデータを指定したアドレスに書き込む。ＣＰＵは、このようにして、レジスタからメインメモリへデータを転送する。なお、データ整理は、読み出したデータをメインメモリに書き込んだ後に行われる。

また、例えば特許文献１に示すＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラまたは特許文献２に示すＤＴＣ（Ｄａｔａ Ｔｒａｎｓｆｅｒ Ｃｏｎｔｒｏｌｌｅｒ）コントローラにより、データ転送が行われることがある。ＤＭＡ／ＤＴＣコントローラは、例えば、データ数、転送元アドレス（レジスタ）、転送先アドレス（メインメモリ）、転送モード等を指定し、バスを介して、転送元アドレス（レジスタ）から転送先アドレス（メインメモリ）へデータを転送する。

特開２０２０－１０７９９０号公報 特開平１－１２５６４４号公報

しかしながら、ＣＰＵを用いた場合、１転送ごとに転送元アドレスおよび転送先アドレスの指定を行う必要がある。また、データ転送にＣＰＵが介在するため、データ転送時間が長くなる。また、データ転送中、ＣＰＵは他の処理を行うことができない。

一方、ＤＭＡ／ＤＴＣを用いた場合、レジスタごとに転送元アドレスおよび転送先アドレスを指定することができる。しかし、データ転送後にＣＰＵを使用してデータ整理を行う必要があるため、データ整理の時間を含めると、ＣＰＵのみで処理する場合よりも処理時間が長くなるおそれがある。

本発明は、このようなことに鑑みてなされたものであり、その目的の一つは、データ転送およびデータ整理に掛かる時間を短縮することが可能な半導体装置を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な半導体装置は、プロセッサと、メモリと、外部インタフェースと、外部インタフェースが受信したデータを格納するレジスタと、ミラーレジスタバッファと、プロセッサ、メモリ、外部インタフェース、レジスタ、およびミラーレジスタバッファと接続された内部バスと、を備えている。レジスタは、内部バスを介さずに、ミラーレジスタバッファへデータを出力する。ミラーレジスタバッファは、レジスタから入力されたデータに、レジスタに割り当てられるアドレスとは別のミラーレジスタバッファ内のアドレスを付与し、内部バスを介さずに、メモリへデータを転送する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、データ転送およびデータ整理に掛かる時間を短縮することが可能となる。

本発明の実施の形態１に係る半導体装置の一例を示すブロック図である。 レジスタの構成およびレジスタに格納されるデータを具体的に例示する図である。 本発明の実施の形態１に係るミラーレジスタバッファの構成例を示すブロック図である。 図３Ａにおけるアドレス設定レジスタおよび割り込み設定レジスタの構成例を示す図である。 図３Ａの動作例を説明する模式図である。 ミラーレジスタバッファによるデータ転送の具体例を説明する図である。 図４に対応するデータ構成を具体的に示す図である。 データ整理の応用例を説明する図である。 データ整理の他の応用例を説明する図である。 データ整理のその他の応用例を説明する図である。 本実施の形態と比較例とを対比するタイミングチャートを示す図である。 本実施の形態と比較例とを消費電力で対比する図である。 本発明の実施の形態２に係るミラーレジスタバッファの構成例を示す図である。 比較例におけるデータ転送およびデータ整理を説明する図である。 図１２に対応するデータ構成を具体的に示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するためのすべての図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
＜半導体装置の構成＞
図１は、本発明の実施の形態１に係る半導体装置の一例を示すブロック図である。半導体装置１は、図１に示すように、プロセッサ１０、ＤＭＡ／ＤＴＣコントローラ２０、メインメモリ３０、外部インタフェース４０、レジスタ群５０、ミラーレジスタバッファ（ＭＲＢ）６０、第１内部バス７０、バスインタフェース７５、第２内部バス８０等を備えている。半導体装置１の例としては、ＭＣＵ等が挙げられる。

プロセッサ１０は、例えばＣＰＵ等で構成される演算処理装置である。プロセッサ１０は、例えば、第２内部バス８０および第１内部バス７０を介して、レジスタ群５０からデータを読み出す。そして、プロセッサ１０は、第１内部バス７０を介して、読み出したデータをメインメモリ３０に書き込む。このように、プロセッサ１０は、レジスタ群５０に格納されたデータをメインメモリ３０へ転送する。

プロセッサ１０は、例えばメインメモリ３０に保持された各種プログラムやパラメータ等を含む各種データを読み出して実行することで、例えばデータ転送等の各種機能を発揮する機能ブロックをソフトウェアで実現する。なお、プロセッサ１０は、ハードウェアとソフトウェアとを協働させた機能ブロックを実現してもよいし、ハードウェアのみで一部の機能ブロックを実現してもよい。

ＤＭＡ／ＤＴＣコントローラ２０は、プロセッサ１０に代わり、第２内部バス８０および第１内部バス７０を介して、レジスタ群５０からメインメモリ３０へのデータ転送を行う。

メインメモリ３０は、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリである。メインメモリ３０は、図１に示すように、インタフェース３１、各種データを保持するメモリアレイ３２を備えている。インタフェース３１は、第１内部バス７０およびミラーレジスタバッファ６０と接続されている。プロセッサ１０、ＤＭＡ／ＤＴＣコントローラ２０、およびミラーレジスタバッファ６０は、インタフェース３１を介してメインメモリ３０へアクセスする。

メインメモリ３０は、プロセッサ１０やＤＭＡ／ＤＴＣコントローラ２０をマスターとしてバス（第２内部バス８０および第１内部バス７０）を介してレジスタ群５０やミラーレジスタバッファ６０から転送されるデータや、バスを介さずに、ミラーレジスタバッファ６０から直接書き込まれるレジスタ群５０のデータを保持する。また、メインメモリ３０は、プログラムやパラメータ、プロセッサ１０の演算結果等の各種データを保持する。

ところで、半導体装置１は、図示しないストレージを備えてもよい。ストレージとして、例えばフラッシュメモリやＥＥＰＲＯＭ等の不揮発性メモリが挙げられる。使用する不揮発性メモリは、容量等の条件に応じて適宜選択される。ストレージを備えた場合、半導体装置１を動作させるためのプログラムやパラメータ等がストレージに格納される。

第１内部バス７０は、プロセッサ１０、ＤＭＡ／ＤＴＣコントローラ２０、およびメインメモリ３０と接続される。また、第１内部バス７０は、バスインタフェース７５を介して、第２内部バス８０と接続される。

外部インタフェース４０、レジスタ群５０、ミラーレジスタバッファ６０、第２内部バス８０等は、半導体装置１内の周辺機能を構成する。外部インタフェース４０、レジスタ群５０、およびミラーレジスタバッファ６０は、第２内部バス８０と接続されている。また、前述した通り、第２内部バス８０は、バスインタフェース７５を介して第１内部バス７０と接続される。

外部インタフェース４０は、外部装置とのデータの送受信を行うインタフェースである。外部インタフェース４０は、例えば計測機器やセンサ等の外部装置と接続される。外部装置は、取得した計測データを半導体装置１へ送信する。外部インタフェース４０は、外部装置から送信された計測データを受信する。そして、外部インタフェース４０は、第２内部バス８０を介して、受信した計測データをレジスタ群５０の所定の記憶領域へ転送する。

レジスタ群５０は、例えば、外部インタフェース４０が外部装置から受信した計測データ、時刻データ、周辺環境データ等の各種データを格納する記憶装置である。レジスタ群５０は、格納するデータの種類ごとに異なるレジスタを備えている。例えば、レジスタ群５０は、計測データを格納する計測データレジスタ５１、時刻データを格納する時刻データレジスタ５２、周辺環境データを格納する周辺環境データレジスタ５３等の各レジスタを備えている。各レジスタに対するデータの書き込みおよび読み出しは、第２内部バス８０等を介して行われる。

また、レジスタ群５０の各レジスタは、図１に示すように、ミラーレジスタバッファ６０と接続されている。各レジスタとミラーレジスタとの接続については、後で詳しく説明する。

図２は、レジスタの構成およびレジスタに格納されるデータを具体的に例示する図である。図２には、計測データレジスタ５１、時刻データレジスタ５２、周辺環境データレジスタ５３に格納されるデータがそれぞれ示されている。

計測データレジスタ５１は、例えば複数の計測機器Ｘ、Ｙ、Ｚ（いずれも図示は省略）の各計測データを格納する。計測データレジスタ５１は、図２に示すように、計測機器Ｘの計測データ（ＭｅｔｅｒＸ［２３：０］）、計測機器Ｙの計測データ（ＭｅｔｅｒＹ［２３：０］）、計測機器Ｚの計測データ（ＭｅｔｅｒＺ［２３：０］）を格納する。

これらの計測データは、例えば［２３：１６］、［１５：８］、［７：０］のように、所定のビット数（例えば８ビット、１６ビット）ごとに分割して読み出しできるように格納されている。また、各計測機器の計測データは、ほぼ同時に計測されたデータである。なお、図２には、ある時刻に計測された計測データのみが示されているが、この後の時刻に計測された計測データも続けて格納されてよい。

また、計測データレジスタ５１は、計測機器Ｘ、Ｙ、Ｚのそれぞれに対応したレジスタ５１ａ、５１ｂ、５１ｃを備えてもよい。この場合、レジスタ５１ａは、計測機器Ｘの計測データ（ＭｅｔｅｒＸ［２３：０］）を格納する。レジスタ５１ｂは、計測機器Ｙの計測データ（ＭｅｔｅｒＹ［２３：０］）を格納する。レジスタ５１ｃは、計測機器Ｚの計測データ（ＭｅｔｅｒＺ［２３：０］）を格納する。

時刻データレジスタ５２は、計測データレジスタ５１に格納された計測データに対応する計測時刻を計測時刻データとして格納する。図２では、計測データがＣａｌｅｎｄａｒとして表示されている。なお、計測時刻は、計測データを受信した時刻や、計測データが計測データレジスタ５１に格納された時刻でもよい。時刻データレジスタ５２には、複数の計時データが格納されてもよい。

周辺環境データレジスタ５３は、周辺環境データを格納する。周辺環境データとしては、例えば温度や湿度が挙げられる。周辺環境データレジスタ５３は、例えば温度データ（Ｔｅｍｐｅｒａｔｕｒｅ）および湿度データ（Ｈｕｍｉｄｉｔｙ）を格納する。周辺環境データレジスタ５３に格納される周辺環境データは、前述の計測時刻における温度、湿度を示すデータである。

また、周辺環境データレジスタ５３は、温度データおよび湿度データのそれぞれに対応した周辺環境レジスタ５３ａ、５３ｂを備えてもよい。周辺環境レジスタ５３ａは、温度データを格納する。周辺環境レジスタ５３ｂは、湿度データを格納する。

＜＜ミラーレジスタバッファ＞＞
ミラーレジスタバッファ６０は、レジスタ群５０に格納されたデータに、連続したアドレスを追加で付与し、さらに内部バス７０を介さずにメインメモリ３０へ転送する回路である。レジスタ群５０に格納されるデータには、レジスタまたはレジスタ内の記憶領域のアドレスが付与されている。しかし、レジスタ間またはレジスタ内においてアドレスが連続でない場合がある。そうすると、アドレスが連続でないことに起因して、メインメモリ３０へのデータ転送に余計な処理を必要とし、転送時間が長くなってしまう。また、データのアドレスが連続でないと、連続したアドレスにデータが書き込まれるよう、データ整理を行う必要がある。

そこで、本実施の形態では、ミラーレジスタバッファ６０において、連続したアドレスを追加で付与し、グループ化することで、データ転送およびデータ整理に掛かる時間を短縮できるようにする。また、グループ化したデータをメインメモリ３０へ転送する回路を設けることで、ミラーレジスタバッファ６０からメインメモリ３０へ直接データを書き込めるようにする。

図３Ａは、本発明の実施の形態１に係るミラーレジスタバッファの構成例を示すブロック図である。図３Ｂは、図３Ａにおけるアドレス設定レジスタおよび割り込み設定レジスタの構成例を示す図である。図３Ａには、ミラーレジスタバッファ６０とその周辺とを含めた構成が示される。図３Ａに示すように、ミラーレジスタバッファ６０は、複数のアドレス付与回路６５（６５ａ０～６５ａ２、…、６５ｃ０、…、６５ｄ、６５ｅ、６５ｆ）、データ出力制御回路６４（６４ｈ、６４ｌ）、バッファ回路６６、割り込み設定レジスタ６８、データ書き込み制御回路６９を備える。

アドレス付与回路６５は、図２のレジスタ群５０に含まれる各レジスタに対応してそれぞれ設けられる。この例では、アドレス付与回路６５ａ０～６５ａ２は、計測データレジスタ５１ａに対応して設けられ、計測データレジスタ５１ａに含まれる８ビット単位の３個のレジスタ５１ａ０～５１ａ２にそれぞれ対応して設けられる。

同様に、アドレス付与回路６５ｃ０～６５ｃ２は、図２の計測データレジスタ５１ｃに対応して設けられ、計測データレジスタ５１ｃに含まれる８ビット単位の３個のレジスタ５１ｃ０～５１ｃ２にそれぞれ対応して設けられる。なお、６５ｃ１、６５ｃ２、５１ｃ１、５１ｃ２の図示は省略される。また、アドレス付与回路６５ｄ、６５ｅは、それぞれ、図２の周辺環境レジスタ５３ａ、５３ｂに対応して設けられる。アドレス付与回路６５ｆは、図２の時刻データレジスタ５２に対応して設けられる。

各アドレス付与回路６５は、図３Ａに示すように、アドレス設定レジスタ６１、アドレス比較回路６２、データ選択回路６３ｈ、６３ｌを備える。アドレス設定レジスタ６１は、例えばフリップフロップ回路で構成される。アドレス設定レジスタ６１には、図３Ｂに示されるように、ミラーレジスタに付与したい任意のミラーレジスタアドレスＭＡＤＲが設定され、当該ミラーレジスタアドレスＭＡＤＲを保持する。ミラーレジスタは、対応するレジスタをミラーリングするレジスタであり、例えば仮想的なレジスタである。一例として、アドレス付与回路６５ｄが仮想的に備えるミラーレジスタは、周辺環境レジスタ５３ａをミラーリングする。

アドレス設定レジスタ６１に設定されるミラーレジスタアドレスＭＡＤＲは、図３Ｂに示されるように、例えば、上位４ビット（［７：４］）にグループアドレスＧＡＤＲが設定され、下位４ビット（［３：０］）に、グループ内での連続するアドレスが設定される。この場合、１６通りのグループ分けを行うことができ、グループ毎に、１６個のデータを割り当てることができる。

例えば、図３Ａにおいて、周辺環境レジスタ５３ａ、５３ｂを同一グループに設定する場合、アドレス付与回路６５ｄ内のアドレス設定レジスタ６１の上位４ビットと、アドレス付与回路６５ｅ内のアドレス設定レジスタ６１の上位４ビットとに同じグループアドレスＧＡＤＲを設定すればよい。また、アドレス付与回路６５ｄ内のアドレス設定レジスタ６１の下位４ビットに“０ｘ０”を、アドレス付与回路６５ｅ内のアドレス設定レジスタ６１の下位４ビットに“０ｘ１”を設定すればよい。すなわち、アドレス設定レジスタ６１の下位４ビットには、グループ内での連続するアドレスを設定すればよい。

データ書き込み制御回路６９は、外部イベント、例えば、レジスタ群５０を含む計測回路からの割り込み信号ＩＮＴに応じて、割り込み設定レジスタ６８の設定内容に基づいて、メインメモリ３０への書き込み先アドレスＲＡＤＲと、書き込みデータＷＤＴとを制御する。外部イベントとしては、割り込みの他にも、サーバログデータの受信等が挙げられる。

割り込み設定レジスタ６８には、図３Ｂに示されるように、メインメモリ３０への書き込み先アドレス、詳細には、書き込み先の先頭アドレス（ベースアドレス）ＲＡＤＲｂと、グループアドレスＧＡＤＲと、グループ内のデータ数ＮＵＭと、割り込み番号ＩＮＴＮと、イネーブルビットＥＮとが設定される。この例では、ベースアドレスＲＡＤＲｂは１６ビットであり、グループアドレスＧＡＤＲ、データ数ＮＵＭおよび割り込み番号ＩＮＴＮは、それぞれ４ビットであり、イネーブルビットＥＮは１ビットである。

データ書き込み制御回路６９は、割り込み番号ＩＮＴＮに一致する割り込み信号ＩＮＴを受けた場合に、メインメモリ３０へベースアドレスＲＡＤＲｂを出力すると共に、各アドレス付与回路６５へ、例えば８ビットの選択アドレスＳＡＤＲを出力する。この際に、データ書き込み制御回路６９は、選択アドレスＳＡＤＲを、割り込み設定レジスタ６８内のグループアドレスＧＡＤＲおよびデータ数ＮＵＭに基づいて順次定める。

詳細には、データ書き込み制御回路６９は、上位４ビットをグループアドレスＧＡＤＲの設定値に定め、下位４ビットをデータ数ＮＵＭの設定値に達するまで順次インクリメントしながら、選択アドレスＳＡＤＲを出力する。また、データ書き込み制御回路６９は、この選択アドレスＳＡＤＲのインクリメントに応じて、メインメモリ３０への書き込み先アドレスＲＡＤＲも、ベースアドレスＲＡＤＲｂから順次インクリメントする。

図３Ａの構成例では、書き込み先アドレスＲＡＤＲは、バイトアドレスであり、書き込みデータＷＤＴは、ワード（１６ビット）単位である。この場合、ベースアドレスＲＡＤＲｂおよび書き込み先アドレスＲＡＤＲの最下位ビット（［０］）は、“０”レベルに固定される。そして、データ書き込み制御回路６９は、選択アドレスＳＡＤＲを１サイクル出力する毎に、書き込み先アドレスＲＡＤＲの２ビット目（［１］）をインクリメントする。

なお、書き込みデータＷＤＴのデータ幅は、例えば、３２ビットや６４ビット等、適宜変更可能である。例えば、書き込みデータＷＤＴのデータ幅がダブルワード（３２ビット）である場合、ベースアドレスＲＡＤＲｂおよび書き込み先アドレスＲＡＤＲの下位２ビット（［０］、［１］）が、“０”レベルに固定されることになる。また、図３Ａでは、１個の割り込み設定レジスタ６８が示されているが、詳細には、複数のイベント、すなわち割り込み番号ＩＮＴＮが異なる割り込み信号ＩＮＴに対応して、複数の割り込み設定レジスタ６８が設けられる。そして、複数の割り込み設定レジスタ６８毎に、異なる任意のグループアドレスＧＡＤＲやベースアドレスＲＡＤＲｂが設定される。

図３Ａに示したアドレス付与回路６５において、アドレス比較回路６２は、アドレス設定レジスタ６１が保持するミラーレジスタアドレスＭＡＤＲと、データ書き込み制御回路６９からの選択アドレスＳＡＤＲとを比較する。詳細には、アドレス比較回路６２は、例えば、ミラーレジスタアドレスＭＡＤＲにおける８ビット中の上位７ビットと、選択アドレスＳＡＤＲにおける８ビット中の上位７ビットとを比較する。アドレス比較回路６２は、比較結果が一致する場合には“１”レベルを出力し、不一致の場合には“０”レベルを出力する。

データ選択回路６３ｈ、６３ｌは、例えば、３入力のアンドゲートで構成される。データ選択回路６３ｈ、６３ｌには、３入力中の２入力として、アドレス比較回路６２からの出力と、対応するレジスタからの８ビットのデータＤ［７：０］とが入力される。また、３入力中の残りの１入力として、データ選択回路６３ｈには、ミラーレジスタアドレスＭＡＤＲの最下位ビット（［０］）の値が入力され、データ選択回路６３ｌには、当該最下位ビット（［０］）の反転値が入力される。

これにより、データ選択回路６３ｈ、６３ｌは、アドレス比較回路６２の比較結果が一致する場合に、対応するレジスタからの８ビットのデータＤ［７：０］を、１６ビットの書き込みデータＷＤＴの上位８ビットまたは下位８ビットのいずれに出力するかを、ミラーレジスタアドレスＭＡＤＲの最下位ビット（［０］）の値に基づいて選択する。具体的には、ミラーレジスタアドレスＭＡＤＲの最下位ビット（［０］）の値が“１”レベルの場合には、データ選択回路６３ｈがデータＤ［７：０］を出力し、最下位ビット（［０］）の値が“０”レベルの場合には、データ選択回路６３ｌがデータＤ［７：０］を出力する。

例えば、アドレス付与回路６５ｄ、６５ｅ内のアドレス設定レジスタ６１において、同一のグループＡが設定され、アドレス付与回路６５ｄにおけるグループＡ内のアドレスが“０ｘ０”に、アドレス付与回路６５ｅにおけるグループＡ内のアドレスが“０ｘ１”にそれぞれ設定された場合を想定する。また、選択アドレスＳＡＤＲとして、当該グループＡと、当該グループＡ内のアドレス“０ｘ０”とが出力された場合を想定する。

この場合、アドレス付与回路６５ｄ内のデータ選択回路６３ｌは、周辺環境レジスタ５３ａの８ビットデータを出力し、これと並行して、アドレス付与回路６５ｅ内のデータ選択回路６３ｈは、周辺環境レジスタ５３ｂの８ビットデータを出力する。なお、仮に、“０ｘ０”に続く選択アドレスＳＡＤＲが出力される場合、当該選択アドレスＳＡＤＲは、バイトデータとワードデータとの関係に伴い最下位ビット［０］を“０”レベルに固定することを前提として、“０ｘ２”となる。

データ出力制御回路６４ｈ，６４ｌは、例えば、オアゲートで構成される。データ出力制御回路６４ｈは、複数のアドレス付与回路６５内の上位ビット側のデータ選択回路６３ｈからの出力が入力され、実質的に、そのいずれか一つのデータ選択回路６３ｈからの出力を後段へ出力する。一方、データ出力制御回路６４ｌは、複数のアドレス付与回路６５内の下位ビット側のデータ選択回路６３ｌからの出力が入力され、実質的に、そのいずれか一つのデータ選択回路６３ｌからの出力を後段へ出力する。

バッファ回路６６は、例えばフリップフロップ回路で構成される。バッファ回路６６は、データ出力制御回路６４ｈからの８ビットデータを上位ビットとし、データ出力制御回路６４ｌからの８ビットデータを下位ビットとして、計１６ビットデータをラッチする。そして、バッファ回路６６は、データ書き込み制御回路６９からの制御信号に応じて、ラッチした１６ビットデータを書き込みデータＷＤＴとしてメインメモリ３０へ出力する。

バッファ回路６６は、例えば、ミラーレジスタバッファ６０からメインメモリ３０へのデータの転送、すなわち転送データの書き込みを行う際、第１内部バス７０を介したアクセスと競合した場合に備え、転送データを一時的に保持するために設けられる。すなわち、バッファ回路６６を備えることにより、転送データの書き込みタイミングをずらすことができ、バスを介したメインメモリ３０へのアクセスと、ミラーレジスタバッファ６０からメインメモリ３０へのデータ転送とを行うことが可能となる。

以上のように、アドレス付与回路６５は、アドレス設定レジスタ６１によって、レジスタ群５０内の各レジスタ（例えば、周辺環境レジスタ５３ａ等）から入力されたデータに、当該レジスタに割り当てられるアドレスとは別のミラーレジスタバッファ内のアドレス、すなわちミラーレジスタアドレスＭＡＤＲを付与する。そして、ミラーレジスタバッファ６０は、当該レジスタから入力されたデータを、内部バスを介さずに、メモリメモリ３０へ転送する。これにより、データ転送時間を大幅に短縮することが可能となる。なお、本実施の形態においても、従来と同様、バスを介して、レジスタからメインメモリ３０へデータを転送することが可能である。

図３Ｃは、図３Ａの動作例を説明する模式図である。図３Ｃには、複数のアドレス設定レジスタ６１Ａ～６１Ｇと、割り込み設定レジスタ６８と、レジスタ群５０内の実レジスタＲＲＥＧと、ミラーレジスタＭＲＥＧと、メインメモリ３０との関係の一例が示される。ここでは、説明の便宜上、アドレス設定レジスタ６１および実レジスタＲＲＥＧのそれぞれの数は、７個であるものとして説明する。

アドレス設定レジスタ６１Ａ～６１Ｇは、図３Ａに示した複数のアドレス付与回路６５にそれぞれ含まれる。この内、例えば、アドレス設定レジスタ６１Ａ、６１Ｂ、６１Ｄ、６１Ｅには、それぞれ、“０ｘ２１”、“０ｘ２０”、“０ｘ２２”、“０ｘ２３”が設定される。すなわち、アドレス設定レジスタ６１Ａ、６１Ｂ、６１Ｄ、６１Ｅには、同一のグループアドレス“０ｘ２”が設定される。

実レジスタＲＲＥＧは、図３Ａに示した計測回路内の複数のレジスタに該当する。当該複数のレジスタには、予め所定のアドレスＡＤＲがそれぞれ割り当てられる。この内、例えば、レジスタ“Ａ”、“Ｂ”、“Ｄ”、“Ｅ”には、それぞれ、“０ｘＦ０４００”、“０ｘＦ０４０１”、“０ｘＦ０６００”、“０ｘＦ０６０１”が割り当てられる。すなわち、レジスタ“Ａ”、“Ｂ”、“Ｄ”、“Ｅ”のアドレスＡＤＲには、不連続であるものが含まれ得る。

アドレス設定レジスタ６１Ａ、６１Ｂ、６１Ｄ、６１Ｅは、それぞれ、レジスタ“Ａ”、“Ｂ”、“Ｄ”、“Ｅ”に対応するものである。その結果、レジスタ“Ａ”、“Ｂ”、“Ｄ”、“Ｅ”にそれぞれ対応するミラーレジスタＭＲＥＧ“Ａ”、“Ｂ”、“Ｄ”、“Ｅ”には、ミラーレジスタアドレスＭＡＤＲとして、それぞれ、“０ｘＦ０７２１”、“０ｘＦ０７２０”、“０ｘＦ０７２２”、“０ｘＦ０７２３”が付与される。なお、ミラーレジスタアドレスＭＡＤＲにおける上位１２ビットの部分“０ｘＦ０７”は、予め固定的に定められるものであり、下位８ビットの部分がアドレス設定レジスタ６１によって任意に定められる。

割り込み設定レジスタ６８には、例えば、“０ｘ８１２３＿３０５０”が設定される。この場合、ベースアドレスＲＡＤＲｂは“０ｘ３０５０”であり、グループアドレスＡＤＲは“０ｘ２”であり、グループ内のデータ数ＮＵＭは“３”であり、割り込み番号ＩＮＩＮは“０ｘ１”である。なお、アドレス設定レジスタ６１Ａ～６１Ｇおよび割り込み設定レジスタ６８への設定は、例えば、プロセッサ１０等によって予め行われる。

データ書き込み制御回路６９は、割り込み番号ＩＮＴＮが“０ｘ１”の割り込み信号ＩＮＴが発生した場合、割り込み設定レジスタ６８に基づいて、選択アドレスＳＡＤＲおよび書き込み先アドレスＲＡＤＲを出力する。この例では、説明を分かり易くするため、便宜上、書き込みデータＷＤＴのデータ幅は、８ビットであるものとする。

この場合、データ書き込み制御回路６９は、グループアドレスＡＤＲとグループ内のデータ数ＮＵＭとに基づいて、最初の転送期間（１ｓｔ）で、４サイクルかけて選択アドレスＳＡＤＲである“０ｘ２０”、“０ｘ２１”、“０ｘ２２”、“０ｘ２３”を順に出力する。その結果、当該４サイクルでは、書き込みデータＷＤＴとして、レジスタ“Ｂ”、“Ａ”、“Ｄ”、“Ｅ”のデータが順に出力される。

また、この４サイクルでは、データ書き込み制御回路６９は、ベースアドレスＲＡＤＲｂに基づいて、書き込み先アドレスＲＡＤＲである“０ｘ３０５０”、“０ｘ３０５１”、“０ｘ３０５２”、“０ｘ３０５３”を順に出力する。その結果、メインメモリ３０の書き込み先アドレスＲＡＤＲ“０ｘ３０５０”、“０ｘ３０５１”、“０ｘ３０５２”、“０ｘ３０５３”には、それぞれ、レジスタ“Ｂ”、“Ａ”、“Ｄ”、“Ｅ”のデータが転送される。

その後、データ書き込み制御回路６９は、割り込み番号ＩＮＩＮが“０ｘ１”の割り込み信号ＩＮＴを再び受けた場合、最初の転送期間（１ｓｔ）の場合と同様にして、２回目の転送期間（２ｎｄ）の処理を実行する。この際には、データ書き込み制御回路６９は、最初の転送期間（１ｓｔ）の場合と異なり、最初の転送期間（１ｓｔ）で出力した最後の書き込み先アドレスＲＡＤＲである“０ｘ３０５３”を保持しておき、その次のアドレス“０ｘ３０５４”をベースアドレスに定める。

このようにミラーレジスタバッファ６０は、複数のレジスタ“Ｂ”、“Ａ”、“Ｄ”、“Ｅ”から入力された複数のデータに、同一のグループアドレスＧＡＤＲ“０ｘ２”とグループ内での連続したアドレスとを付与することで、グループ化する。この際に、グループ化される前の複数のレジスタ“Ｂ”、“Ａ”、“Ｄ”、“Ｅ”のアドレスは、不連続であるものが含まれ得る。そして、ミラーレジスタバッファ６０は、外部イベント、例えば割り込み信号ＩＮＴが発生すると、当該外部イベントに対応するグループ（グループアドレスＧＡＤＲ“０ｘ２”のグループ）を選択し、選択したグループに属するデータをメインメモリ３０へ転送する。

＜＜ミラーレジスタバッファの動作＞＞
ここで、ミラーレジスタバッファ６０によるデータ転送の具体例について説明する。図４は、ミラーレジスタバッファによるデータ転送の具体例を説明する図である。図５は、図４に対応するデータ構成を具体的に示す図である。図５（ａ）は、データ整理前の各レジスタに格納されたデータを示す図である。図５（ｂ）はグループ化により整理されたデータ構成を示す図である。図５（ｃ）は、メインメモリ３０へ転送後の転送データのデータ構成を示す図である。

まず、各レジスタには、計測機器Ｘ、Ｙ、Ｚの計測データ（ＭｅｔｅｒＸ、ＭｅｔｅｒＹ、ＭｅｔｅｒＺ）、計時データ（Ｃａｌｅｎｄａｒ）、温度データ（Ｔｅｍｐｅｒａｔｕｒｅ）および湿度データ（Ｈｕｍｉｄｉｔｙ）が格納されている。レジスタに格納されたデータには、レジスタごとに所定のアドレスが付与されている（図５（ａ））。

そして、ミラーレジスタバッファ６０は、例えばこれらのデータをグループ化する（図５（ｂ））。具体的には、ミラーレジスタバッファ６０は、グループ化するデータに同一のグループアドレス、かつグループ内で連続するアドレスを付与することで、グループ化を行う。すなわち、グループ化するデータに対応するアドレス設定レジスタ６１に、同一のグループアドレス、かつグループ内で連続するミラーレジスタアドレスが設定される。また、図５（ｂ）では、これらのミラーレジスタの先頭番地（ベースアドレス）として、「０ｘＦ３００」が固定的に設定されている。

図５（ｂ）の例では、計測データ（ＭｅｔｅｒＸ）および計時データ（Ｃａｌｅｎｄａｒ）が最初に転送される。次に、計測データ（ＭｅｔｅｒＹ）および温度データ（Ｔｅｍｐｅｒａｔｕｒｅ）が転送される。その次に、計測データ（ＭｅｔｅｒＺ）および湿度データ（Ｈｕｍｉｄｉｔｙ）が転送される。

具体的には、計測データ（ＭｅｔｅｒＸ）はアドレス（１）（ベースアドレス）に書き込まれ、計時データ（Ｃａｌｅｎｄａｒ）はアドレス（１）と連続するアドレス（２）に書き込まれる（図４）。これにより、計測データ（ＭｅｔｅｒＸ）と計時データ（Ｃａｌｅｎｄａｒ）とが、メインメモリ３０内に連続して書き込まれることとなる（図５（ｃ））。

次に、計測データ（ＭｅｔｅｒＹ）は、アドレス（２）と連続するアドレス（３）に書き込まれ、温度データ（Ｔｅｍｐｅｒａｔｕｒｅ）は、アドレス（３）と連続するアドレス（４）に書き込まれる（図４）。これにより、計測データ（ＭｅｔｅｒＸ）、計時データ（Ｃａｌｅｎｄａｒ）、計測データ（ＭｅｔｅｒＹ）、温度データ（Ｔｅｍｐｅｒａｔｕｒｅ）が、メインメモリ３０内に連続して書き込まれることとなる（図５（ｃ））。

そして、計測データ（ＭｅｔｅｒＺ）は、アドレス（４）と連続するアドレス（５）に書き込まれ、湿度データ（Ｈｕｍｉｄｉｔｙ）は、アドレス（５）と連続するアドレス（６）に書き込まれる（図４）。これにより、計測データ（ＭｅｔｅｒＸ）、計時データ（Ｃａｌｅｎｄａｒ）、計測データ（ＭｅｔｅｒＹ）、温度データ（Ｔｅｍｐｅｒａｔｕｒｅ）、計測データ（ＭｅｔｅｒＺ）、湿度データ（Ｈｕｍｉｄｉｔｙ）が、メインメモリ３０内に連続して書き込まれることとなる（図５（ｃ））。

ミラーレジスタバッファ６０は、これらの動作を繰り返すことで、異なる時刻で計測した計測データ等を転送データとして連続してメインメモリ３０に書き込む（図５（ｃ））。

＜＜データ整理の応用例１＞＞
次に、データ整理の応用例について説明する。図６は、データ整理の応用例を説明する図である。図６（ａ）、（ｂ）には、ピン数が異なるＭＣＵにおけるデータ整理方法が例示されている。なお、図６のＰＬ０、ＰＬ１・・・は、ピンごとのデータを格納するレジスタ（ポートラッチレジスタ）を示している。例えばＰＬ０はポート０のデータ、ＰＬ１はポート１のデータをそれぞれ格納するレジスタである。

図６では、連続するポートのデータを整理する方法が示されている。連続するポートのレジスタのアドレスは連続しているが、一部のビットが無効化されているため、データとしてはアドレスが連続していない。そこで、図６（ａ）の例では、ミラーレジスタバッファ６０により、４ポート分のデータが２回分の転送データに纏められている。また、図６（ｂ）の例では、ミラーレジスタバッファ６０により、４ポート分のデータが１回分の転送データに纏められている。

＜＜データ整理の応用例２＞＞
図７は、データ整理の他の応用例を説明する図である。図７では、連続しない複数ポートのデータを整理する方法が示されている。図７に示すように、ポート０とポート５のレジスタのアドレスは不連続である。すなわち、グループ化される前の複数のデータのレジスタのアドレスは不連続である。そこで、ミラーレジスタバッファ６０は、互いに離れたポート０のデータとポート５のデータとを纏めて転送データを生成する。

＜＜データ整理の応用例３＞＞
図８は、データ整理のその他の応用例を説明する図である。ここでは、ユーザがフレキシブルにデータを整理する場合が示されている。図８では、アドレスＦ０４００、Ｆ０５００、Ｆ０６００、Ｆ０６０１のデータが転送データとして纏められている。纏められた転送データには、アドレスＦ０７００～Ｆ０７０３が付与されている。このように、離れたアドレスのデータを隣り合うアドレスにアサインさせることで、これらのデータが連続したアドレスに書き込まれることとなり、データ整理が容易になる。

＜本実施の形態による主な効果＞
本実施の形態によれば、ミラーレジスタバッファ６０は、レジスタのデータに当該レジスタに割り当てられるアドレスとは別のミラーレジスタバッファ内のアドレスを付与し、アドレスを付与したデータを転送データとして、ミラーレジスタバッファ６０からメインメモリ３０に直接書き込む。その際、ミラーレジスタバッファ６０は、グループ化したデータをメインメモリ３０における連続したアドレスに書き込む。この構成によれば、レジスタからメインメモリ３０へのデータ転送およびデータ整理を短時間で行うことが可能となる。

また、連続したアドレスにデータが書き込まれるので、データ処理を効率的に行うことが可能となる。

［比較例］
ここで、本実施の形態に対する比較例を示す。比較例は、前述した図４、図５と対比させて説明する。

図１２は、比較例におけるデータ転送およびデータ整理を説明する図である。図１３は、図１２に対応するデータ構成を具体的に示す図である。図１３（ａ）は、データ整理前にメインメモリに書き込まれたデータの構成を示す図である。図１３（ｂ）は、データ整理された後のデータ構成を示す図である。

比較例では、図１２に示すように、ＤＭＡ／ＤＴＣコントローラ２０により、レジスタからメインメモリへデータが転送される。ＤＭＡ／ＤＴＣコントローラ２０は、計測データ（ＭｅｔｅｒＸ）を読み出し、計測データ（ＭｅｔｅｒＸ）の転送先アドレスをアドレス（１）に設定し、メインメモリへ転送する。次に、ＤＭＡ／ＤＴＣコントローラ２０は、計測データ（ＭｅｔｅｒＹ）を読み出し、計測データ（ＭｅｔｅｒＹ）の転送先アドレスをアドレス（２）に設定し、メインメモリへ転送する。そして、ＤＭＡ／ＤＴＣコントローラ２０は、計測データ（ＭｅｔｅｒＺ）を読み出し、計測データ（ＭｅｔｅｒＺ）の転送先アドレスをアドレス（３）に設定し、メインメモリへ転送する（図１２、図１３（ａ））。

同様に、ＤＭＡ／ＤＴＣコントローラ２０は、温度データ（Ｔｅｍｐｅｒａｔｕｒｅ）をアドレス（４）に、湿度データ（Ｈｕｍｉｄｉｔｙ）をアドレス（５）に、計時データ（Ｃａｌｅｎｄａｒ）をアドレス（６）にそれぞれ転送する（図１２、図１３（ａ））。

そして、プロセッサは、メインメモリからデータを読み出し、読み出したデータを整理し、整理済みのデータをメインメモリに書き込む（図１２、図１３（ｂ））。

このように、比較例では、レジスタからメインメモリへのデータの転送、データをメモリから読み出しデータ整理、整理済みデータのメモリへの書き込みが行われるため、データ転送およびデータ整理に時間が掛かる。

＜本実施の形態と比較例との対比＞
図９は、本実施の形態と比較例とを対比するタイミングチャートを示す図である。図９（ａ）には、データ転送を１回行う場合について、本実施の形態と比較例とを比較するタイミングチャートが示されている。図９（ｂ）には、２回連続でデータ転送を行う場合について、本実施の形態と比較例とを比較するタイミングチャートが示されている。

図９（ａ）において、ＤＴＣコントローラでデータを転送する場合、起動要求から５クロック目まではコマンド処理が行われる。そして、６クロック目にレジスタからのデータ読み出しが行われ、７クロック目にメインメモリへのデータ書き込みが行われる。そして、８クロック目にライトバックが行われる。そして、ＤＴＣコントローラの動作が終了する。

図９（ａ）において、ＤＭＡコントローラでデータを転送する場合、１クロック目にバス調停のコマンド処理が行われる。そして、２クロック目にデータ読み出しが行われ、３クロック目にメインメモリへのデータ書き込みが行われる。そして、ＤＭＡコントローラの動作が終了する。

図９（ａ）において、ミラーレジスタバッファ６０でデータを転送する場合、１クロック目にバス調停のコマンド処理が行われる。そして、２クロック目に、ミラーレジスタバッファ６０によるメインメモリへのデータ書き込みが行われる。そして、ミラーレジスタバッファ６０の動作が終了する。

これらを比較すると、ＤＴＣコントローラを用いた場合に、データ転送に最も時間が掛かる。また、ＤＭＡコントローラを用いた場合、データ転送時間はミラーレジスタバッファ６０を用いた場合と１クロックしか変わらない。しかし、ＤＭＡコントローラを用いてデータ転送を行っても、そのあと、プロセッサによるデータ整理が行う必要がある。したがって、データ整理終了までの時間を考慮すれば、ミラーレジスタバッファ６０を用いた本実施の形態のほうが、非常に短時間で処理を終えることができる。

図９（ｂ）の例では、データ転送に掛かる時間差がさらに拡がっている。ミラーレジスタバッファ６０を用いた場合には、複数データを並行して転送することができるので、データ転送時間は、図９（ａ）と同じである。しかも、ＤＭＡコントローラでは、連続でデータ転送を行うことができない。

図１０は、本実施の形態と比較例とを消費電力で対比する図である。図１０（ａ）は、プロセッサの動作と消費電力とを対比して示している。図１０（ａ）には、間欠動作が例示されている。図１０（ｂ）は、図１０（ａ）における消費電力を本実施の形態と比較例とを比較して示している。

間欠動作では、プロセッサの動作モードが、通常モード、ストップモード、スヌーズモードの間で切り換わる。スヌーズモードとは、プロセッサを使用せず、周辺機能のみを動作させるモードである。

ミラーレジスタバッファ６０を用いる本実施の形態では、スタンバイ解除後、スヌーズモードでデータ転送が行われる。しかし、ＣＰＵを用いた場合、スヌーズモードでデータ転送を行うことができないため、通常モードでデータ転送が行われる。また、ＣＰＵを用いた場合、データ転送時間が最も長くなる。

したがって、図１０（ｂ）に示すように、データ転送に掛かる消費電力は、本実施の形態が最も低く、ＣＰＵを用いた場合が最も高くなる。図１０（ｂ）は、Ｒ７８アーキテクチャで見積もったものである。このように、本実施の形態は、消費電力の観点からも、従来技術よりも効果的である。

（実施の形態２）
次に、実施の形態２について説明する。すでに説明した通り、ミラーレジスタバッファは、レジスタのデータをグループ化して整理することができる。実施の形態１では、バスを介することなく、ミラーレジスタバッファからメインメモリ３０へデータが直接転送されたが、本実施の形態では、プロセッサ１０またはＤＭＡ／ＤＴＣコントローラ２０からのアクセスに応じて、ミラーレジスタバッファからのデータがバスへ出力される。

図１１は、本発明の実施の形態２に係るミラーレジスタバッファの構成例を示す図である。図１１のミラーレジスタバッファ１６０は、図３のミラーレジスタバッファ６０から、バッファ回路６６、割り込み設定レジスタ６８、データ書き込み制御回路６９が削除された構成となっている。

ミラーレジスタバッファ１６０は、例えば、プロセッサ１０またはＤＭＡ／ＤＴＣコントローラ２０等からアクセスされ、プロセッサ１０またはＤＭＡ／ＤＴＣコントローラ２０等からの選択アドレスＳＡＤＲが第２内部バス８０を介して入力される。複数のアドレス付与回路６５内のアドレス設定レジスタ６１には、データ転送やデータ整理等で好都合となるように、予め、任意のミラーレジスタアドレスＭＡＤＲが設定される。

ミラーレジスタバッファ１６０では、それぞれのアドレス付与回路６５において、アドレス設定レジスタ６１が保持するミラーレジスタアドレスＭＡＤＲと、バスを介して入力された選択アドレスＳＡＤＲとを比較する。そして、ミラーレジスタアドレスＭＡＤＲと選択アドレスＳＡＤＲとが一致したアドレス付与回路６５に対応するレジスタからデータが出力される。出力されたデータは、第２内部バス８０を介して様々な箇所へ転送することが可能である。すなわち、転送先は、メインメモリ３０に限らない。

本実施の形態によれば、整理されたデータがミラーレジスタバッファ１６０からバスへ出力される。この構成によれば、プロセッサ１０またはＤＭＡ／ＤＴＣコントローラ２０等を用いた場合でも、データ転送およびデータ整理に掛かる時間を短縮することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１…半導体装置、１０…プロセッサ、２０…ＤＭＡ／ＤＴＣコントローラ、３０…メインメモリ、４０…外部インタフェース、５０…レジスタ群、６０、１６０…ミラーレジスタバッファ、６１…アドレス設定レジスタ、６２…アドレス比較回路、６３…データ出力回路、６４…データ出力制御回路、６５…アドレス付与回路、６６…バッファ回路、６８…割り込み選択レジスタ、６９…データ書き込み制御回路、７０…第１内部バス、７５…バスインタフェース、８０…第２内部バス。

Claims (11)

1. プロセッサと、
   メモリと、
   外部インタフェースと、
   前記外部インタフェースが受信したデータを格納するレジスタと、
   ミラーレジスタバッファと、
   前記プロセッサ、前記メモリ、前記外部インタフェース、前記レジスタ、および前記ミラーレジスタバッファと接続された内部バスと、
   を備え、
   前記レジスタは、前記内部バスを介さずに、前記ミラーレジスタバッファへ前記データを出力し、
   前記ミラーレジスタバッファは、前記レジスタから入力された前記データに、前記レジスタに割り当てられるアドレスとは別の前記ミラーレジスタバッファ内のアドレスを付与し、前記内部バスを介さずに、前記メモリへ前記データを転送する、
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ミラーレジスタバッファは、前記メモリへ前記データを転送する際、前記内部バスを介したアクセスと競合した場合に、前記データを一時的に保持するバッファ回路を備えている、
   半導体装置。
3. 請求項１に記載の半導体装置において、
   前記レジスタを複数備え、
   前記ミラーレジスタバッファは、前記複数のレジスタから入力された複数の前記データに、同一のグループアドレスと、グループ内で連続するアドレスとを付与することで、グループ化する、
   半導体装置。
4. 請求項３に記載の半導体装置において、
   グループ化される前の前記複数のレジスタのアドレスは、不連続であるものが含まれる、
   半導体装置。
5. 請求項３に記載の半導体装置において、
   前記ミラーレジスタバッファは、外部イベントが発生すると、前記外部イベントに対応するグループを選択し、選択したグループに属するデータを前記メモリへ転送する、
   半導体装置。
6. 請求項５に記載の半導体装置において、
   前記外部イベントは、割り込みの受け付けである、
   半導体装置。
7. 請求項５に記載の半導体装置において、
   前記外部イベントは、サーバログデータの受信である、
   半導体装置。
8. プロセッサと、
   コントローラと、
   外部インタフェースと、
   前記外部インタフェースが受信したデータを格納するレジスタと、
   ミラーレジスタバッファと、
   前記プロセッサ、前記コントローラ、前記外部インタフェース、前記レジスタ、および前記ミラーレジスタバッファと接続された内部バスと、
   を備え、
   前記レジスタは、前記内部バスを介さずに、前記ミラーレジスタバッファへ前記データを出力し、
   前記ミラーレジスタバッファは、前記レジスタから入力された前記データに前記ミラーレジスタバッファ内のアドレスを付与し、前記内部バスへ出力する、
   半導体装置。
9. 請求項８に記載の半導体装置において、
   前記レジスタを複数備え、
   前記ミラーレジスタバッファは、前記複数のレジスタに、それぞれ、ミラーレジスタバッファ内の任意のアドレスを付与する、
   半導体装置。
10. 請求項８に記載の半導体装置において、
    前記コントローラは、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラである、
    半導体装置。
11. 請求項８に記載の半導体装置において、
    前記コントローラは、ＤＴＣ（Ｄａｔａ Ｔｒａｎｓｆｅｒ Ｃｏｎｔｒｏｌｌｅｒ）コントローラである、
    半導体装置。

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