JP4507888B2 - マイクロコンピュータ - Google Patents
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Description
そこで、周辺機能としての動作をソフトウエアによって実現する構成が考えられている。例えば、特許文献1には、1つのCPUにおいて2つのタスク(A,L)を時分割並行的に処理し、Lタスクでは分岐命令の実行を禁止して固定ループ化することで、プログラムカウンタの値をタイマとして使用したり、Aタスクの暴走監視処理を行なわせるようにしたマイクロコンピュータが開示されている。
また、特許文献2には、マイクロコンピュータが実行する命令機能を拡張するため、プログラムに記述されているターゲット命令の直前にプリフィックス命令を配置するようにして、そのプリフィックス命令にセットするフラグの状態に応じて前記ターゲット命令の機能を拡張するようにした構成が開示されている。
本発明は上記事情に鑑みてなされたものであり、その目的は、プログラムサイズの増加を極力抑制した上で、多様な周辺機能をソフトウエアによって実現することができるマイクロコンピュータを提供することにある。
請求項7記載のマイクロコンピュータによれば、CPUは、汎用レジスタにおけるビットの設定に応じて2度一致フィルタ機能の実行可否を選択可能に構成されるので、当該フィル多機能の要否を、ユーザのアプリケーションに応じて選択することができる。
上記CPU11は、例えば、2種類のタスク(Lタスク,Aタスク)を時分割で並行にパイプライン処理するため2つのアドレスレジスタ19,20と2つの演算レジスタ21,22を備え、これらアドレスレジスタ19,20と演算レジスタ21,22をCPU切替信号により交互に切り替えることで、見掛上、2つのCPUを交互に切り替えて動作させるように機能する。
一方、Aタスクは、Lタスクで禁止されている分岐命令も許容されており、例えば複雑な解析処理・数値処理に適している。このAタスクについても、Lタスクと同じく、命令が全て1ワード命令に固定されている。このAタスクとLタスクは、1ワード内にオペコードとオペランド(アドレス)の両方が割り付けられている。
更に、CPU1がAタスクのプログラムに含まれる分岐命令をフェッチしたときには、当該分岐命令が含まれるAタスクの次の命令フェッチステージで分岐先アドレスの命令をフェッチするために、命令デコードステージで分岐先アドレスをセットするように構成されている。また、図2では、パイプライン処理中に、CPU1のY+1番地の命令が分岐命令(JMP)である場合の処理タイミングが示されている。
図3はインプットキャプチャ命令に関する内容を示す。インプットキャプチャ機能は、特定のトリガ信号が与えられたタイミングでフリーランカウンタのカウント値を読み込むものである。例えば、入力端子の信号エッジ間の時間を計測する際や、単なるエッジ検出にも使用される。本実施例では、CPU11がLタスクにおいて記述されたインプットキャプチャ命令を実行する場合は、プログラムカウンタ23のカウント値をタイマカウンタとして使用することで、CPU11の内部でソフトウエア的に処理する。
尚、ここで「ソフトウエア的に処理する」とは、CPU11の外部に設けられたハードウエアを利用して行う処理に対して、CPU11の内部において完結する処理を意味する。即ち、CPU11の内部ロジックなどが動作する部分も含めて「ソフトウエア的」と称している。
ビット
15 :現在の入力端子の状態(レベル)
14 :前回の入力端子の状態(レベル)
13 :入力端子のサンプリング値(レベル)
11 :2度一致フィルタ許可/禁止
10,9:入力端子の信号エッジ指定
8 :インプットキャプチャ成立フラグ
7〜0:キャプチャ値
尚、これらのうち、ビット11における2度一致フィルタの許可/禁止や、ビット10,9における入力端子の信号エッジ指定は、Aタスク側に記述されているロード命令によって予めレジスタRmにセットされ、インプットキャプチャ命令では、オペランドでレジスタRmを指定する。
即ち、ビット13で2度一致フィルタ許可が設定されている場合、ビット15,14の排他的論理和が成立し両者が不一致であれば、ビット15の内容がビット14に転送される。両者が一致した場合も、同様にその時点のビット15の内容がビット14に転送される。また、フィルタ禁止が設定されている場合は、最初の不一致判定を行うことなくビット15の内容がビット14に転送される。それから、入力端子31のエッジ判定を行う。
一方、ビット15,13が不一致であれば入力端子31のレベルが変化してエッジが検出されたことになる。この場合、ビット10,9で指定されたエッジの条件(立上がり,立下り,何れかのエッジ)が成立しているかどうかを判断し、当該条件が成立していればプログラムカウンタ23の値をレジスタRmのビット7:0に格納すると共に、ビット8に成立フラグを立てて処理を終了する。尚、各入力端子31の指定は、デフォルトで固定であっても、例えば、他の汎用命令を使用して指定可能としても良い。
(1)フリーランタイマ
(2)フリーランタイマのカウント値を格納するキャプチャレジスタ
(3)トリガとするエッジの指定や、2度一致フィルタの有無を選択するため
のコントロールレジスタ
これに対して、本実施例では、(1)はプログラムカウンタ23が対応し、(2)及び(3)はレジスタRmが対応することで、ハードウエアとしてはCPU11単体でインプットキャプチャ機能を実現している。
図4はサンプリングコンペア命令に関する内容を示す。サンプリングコンペア機能は、指定されたサンプリング周期が経過する毎に入力端子31のレベルをサンプリングするものである。この場合も、プログラムカウンタ23のカウント値をタイマカウンタとして使用する。
レジスタRm ビット
15 :現在の入力端子の状態(レベル)
14 :前回の入力端子の状態(レベル)
13 :入力端子のサンプリング値(レベル)
12 :サンプリング結果(1ビットの場合)
11 :2度一致フィルタ許可/禁止
10,9:サンプリングの指定
8 :サンプリングコンペア成立フラグ
7〜0:コンペア値
レジスタRn ビット
15〜8 :サンプリング結果(1バイトの場合)
7〜0 :コンペア周期
ビット10,9 サンプリング態様
00 1ビット
01 不履行
10 1バイト(左シフト)
11 1バイト(右シフト)
尚、左シフトはMSBファーストに対応し、レジスタRnを1ビットずつ左シフトさせながら、レジスタRmのビット13をレジスタRnのビット8側から格納する。また、右シフトはLSBファーストに対応しており、レジスタRnを1ビットずつ右シフトさせながら、レジスタRmのビット13をレジスタRnのビット15側から格納する。
図5はアウトプットコンペア命令に関する内容を示す。アウトプットコンペア機能は、指定されたコンペア周期が経過する毎に出力端子より出力を行うものである。例えば、PWM信号の出力や、マイクロコンピュータ10がスリープモードに移行した場合に、その移行している時間を計測するためのスリープタイマに連動して信号の出力を行う場合などに使用される。この場合も、プログラムカウンタ23のカウント値をタイマカウンタとして使用する。
レジスタRm ビット
15 :出力端子のレベル設定
11〜9:出力レベルの指定
8 :アウトプットコンペア成立フラグ
7〜0:コンペア値
レジスタRn ビット
15〜8 :出力データ(1バイトの場合)
7〜0 :コンペア周期
ビット11〜9 サンプリング態様
000 出力なし
001 「L」出力
010 「H」出力
011 現在のレベルの反転
100 出力なし
101 出力なし
110 1バイト出力(右シフト)
111 1バイト出力(左シフト)
尚、1バイト出力の右シフトはLSBファーストに対応し、レジスタRnのビット8をレジスタRmのビット15に格納すると、レジスタRnのビット15〜8を1ビット右シフトさせる。また、1バイト出力の左シフトはMSBファーストに対応しており、レジスタRnのビット15をレジスタRmのビット15に格納すると、レジスタRnのビット15〜8を1ビット左シフトさせる。
図6はインプットコンペアセット命令に関する内容を示す。インプットコンペアセット機能は、入力端子31の指定されたエッジを検出した場合に、コンペア値をセットするものである。この場合も、プログラムカウンタ23のカウント値をタイマカウンタとして使用する。尚、2度一致フィルタに関する処理は、インプットキャプチャ命令の場合と同様である。
レジスタRm ビット
15 :現在の入力端子の状態(レベル)
14 :前回の入力端子の状態(レベル)
13 :入力端子のサンプリング値(レベル)
11 :2度一致フィルタ許可/禁止
10,9:エッジの指定
8 :インプットコンペアセット成立フラグ
7〜0:コンペアセット値
レジスタRn ビット
7〜0:コンペア値
尚、エッジの指定及びコンペアセット値は、インプットコンペアセット命令の実行前に他の通常命令によりセットされる。そして、インプットコンペアセット命令は、以下のように実行される。尚、2度一致フィルタに関する処理はインプットキャプチャ命令等と同様であるから省略する。まず、ビット15の内容がビット14に夫々転送される。それから、インプットキャプチャ命令の場合と同様に入力端子31についてエッジ判定が行われ、エッジが検出され且つエッジ条件が成立すると、プログラムカウンタ23のカウント値にレジスタRmのビット7:0を加算した値をレジスタRnのビット7:0にセットする。そして、ビット8に成立フラグを立てる。このインプットコンペアセット命令は、図6(c)に示すように、例えば信号の立下りエッジを検出した時点にコンペアセット値Δtをセットする場合などに使用する。
図7は条件付サンプリング命令に関する内容を示す。条件付サンプリング機能は、何らかの処理の結果により条件フラグがセットされた場合に入力端子31のレベルをサンプリングするものである。図7(a)に示すように、条件付サンプリング命令が実行される場合、レジスタRmの各ビットには、以下のように割り当てが行なわれる。
ビット
15 :現在の入力端子の状態(レベル)
14 :前回の入力端子の状態
13 :入力端子のサンプリング値(レベル)
12 :サンプリング結果(1ビット)
11 :2度一致フィルタ許可/禁止
10,9:サンプリング指定
8 :条件付サンプリング成立フラグ
7〜0:サンプリング結果(1ビット)
また、レジスタRnのビット8には条件フラグが格納される。そして、図7(b)に示すように、条件フラグがセットされると2度一致フィルタ処理と共にサンプリング処理を行ない、条件フラグがセットされていなければ2度一致フィルタ処理だけを実行する。尚、何れの場合も、フィルタ処理はフィルタ許可フラグがセットされている場合に行われることは上述と同様である。
図8は条件付アウトプット命令に関する内容を示す。条件付アウトプット機能は、何らかの処理の結果により条件フラグがセットされた場合に、指定されたレベルを出力端子より出力するものである。図8(a)に示すように、条件付アウトプット命令が実行される場合、レジスタRmの各ビットには、以下のように割り当てが行なわれる。
レジスタRm ビット
15 :出力端子のレベル設定
11〜9:出力レベルの指定
8 :アウトプットコンペア成立フラグ
7〜0:出力値(1バイト)
また、レジスタRnのビット8には条件フラグが格納される。そして、条件付アウトプット命令は、レジスタRnのビット8に条件フラグがセットされると、図8(b)に示すような処理内容として実行される。まず、レジスタRmのビット8に成立フラグを立てると、アウトプットコンペア命令と同様のアウトプット指定に応じて出力端子32より出力を行う。但し、1バイト出力の場合、レジスタRmのビット15にはビット7〜0にセットされたデータが1ビットずつシフトされながら与えられる。図8(c)は、例えばある入力端子31の立上がりエッジが検出されたことを条件として反転出力,出力無し,反転出力を行なう場合を示している。
次に、図9乃至図15は、以上に説明した周辺機能命令(ペリフェラル命令)を使用してより具体的な機能の実現を図る例を示す。図9はLANにおいて利用される通信方式の1つであるCSMA/CD方式について、受信側の機能を実現する場合を示す。実現する機能は、以下のようになる。
(1)受信データRxの立下りを検出すると、
その時点からΔt2後に受信データRxをサンプリング
(2)(1)のサンプリング結果においてエッジが検出されなければ、更にΔt1(1ビット周期)後に受信データRxをサンプリングし、エッジが検出されれば(衝突検出)更にΔt2後に受信データRxをサンプリング(ビット同期)
ビット同期は、以下のように行なう。
前回の受信データ :0 → 立下りエッジで同期
前回の受信データ :1 → 立上りエッジで同期
ドミナント「0」送信中 → 立下りエッジで同期
ドミナント「1」送信中 → 立上りエッジで同期
上記機能は、
<インプットコンペアセット命令>
(1)受信データRxのエッジが検出されるとサンプリングタイミングをΔt2に変更
<サンプリングコンペア命令>
(2)Δt1毎に受信データRxをサンプリング
によって実現することができる。
図10はCSMA/CD方式における送信側の機能を実現するものである。機能の内容は、以下のようになる。
(1)一定周期(Δt1)毎に送信データを出力
(2)受信データレベルが変化してエッジを検出すると送信データを出力
これらの機能は、
<アウトプットコンペア命令>
(1)一定周期(Δt1)毎に送信データを出力端子より出力。
<インプットコンペアセット命令>
(2a)受信データRxのエッジを検出
この場合、当該命令の実行結果によりレジスタRmのビット8に成立フラグがセットされると、そのビット8の内容をレジスタRnのビット8に転送する。
<条件付アウトプット命令>
(2b)上記エッジの検出により、送信データを出力端子より出力
これらの周辺機能命令によって実現することができる。
図11は、イベントタイマ機能を実現するものである。この機能は、
(1)入力端子31において信号エッジを検出
(2)エッジ検出からΔt後に入力端子31のレベルをサンプリング
であり、周辺機能命令によっては、
<インプットコンペアセット命令>
(1)入力端子31の信号エッジを検出してコンペア周期Δtを設定
<サンプリングコンペア命令>
(2)コンペア周期Δt経過時に入力端子31のレベルをサンプリング
で実現できる。
図12は、ポートサンプリング機能である。この機能は、
(1)任意のタイミングで、出力端子より信号を出力
(2)上記出力端子の信号エッジを検出すると、Δt後に入力端子31をサンプリング
である。また、サンプリングポートは、例えば「32」の内から選択可能である。これらの機能は、
<アウトプットコンペア命令>
(1)所定のカウント値にプログラムカウンタ23が一致すると、出力端子32(PSMOUT)より信号出力
<インプットコンペアセット命令>
(2a)上記出力端子32のエッジ検出により、コンペア周期を設定
(2b)上記コンペア周期にプログラムカウンタ23が一致すると、入力端子31をサンプリング
で実現することができる。
図13は、クロック同期シリアル通信機能を実現する場合を示す。この通信機能は、以下のようになる。
(1)シリアルクロックSCLKの立下りエッジ検出で出力端子32(SOUT)より信号出力(送信)
(2)SCLKの立上りエッジ検出で入力端子31(SIN)をサンプリング(受信)
また、その他の機能として、外部クロック/内部クロック,LSB/MSBファースト,クロック極性の選択や、オーバーランエラーの検出などがある。
<インプットキャプチャ命令>
(1a)SCLKのエッジ(立下り,立上がり)を検出
<条件付アウトプット命令>
(1b)上記エッジ(立下り)の検出により、送信データを出力端子32より出力
<条件付サンプリング命令>
(2)上記エッジ(立上がり)の検出により、入力端子31をサンプリング
図14は、UART通信機能を実現する場合である。この通信機能は
(1)エッジ検出(立下り,スタートビット検出)からΔt後に入力端子31をサンプリング
(2)その後、(Δt×2)毎に入力端子31をサンプリング(受信)
(3)または(Δt×2)毎に出力端子32よりデータ出力(送信)
その他、オーバーランエラー、フレーミングエラー、パリティエラーの検出などを行なう。
<インプットコンペアセット命令>
(1)端子の信号エッジ(立上がり)を検出し、コンペア周期Δtを設定
<サンプリングコンペア命令>
(2)プログラムカウンタが一致した場合に、入力端子31をサンプリング
<アウトプットコンペア命令>
(3)プログラムカウンタが一致した場合に(周期:Δt×2)、出力端子32よりデータ出力
図15は、車内LANの一種であるLINにおいて、通信開始時に行うビット同期機能を実現する場合を示す。この機能は、以下のようになる。
(1)SYNCH BREAKのロウレベル期間がΔt1に達したことを計測すると、通信開始を認識
(2)SYNCH FIELDにおいて、送信されるクロック周期(立下りエッジ間)Δt2を計測し、ビットレートを調整(4周期分計測し、「8」で除す)
上記(1),(2)の機能は、周辺機能命令によって以下のように実現される。
<インプットキャプチャ命令>
入力端子31のエッジを検出してプログラムカウンタ23のカウント値を取得する。その他の処理は、通常命令で実現可能である。
2度一致フィルタの実行可否を設定する機能は必要に応じて設ければ良く、また、2度一致フィルタ自体の機能も必要に応じて設ければ良い。
CPUが時分割並行的に処理するタスクの数は、3つ以上あっても良い。
周辺機能命令は、マイクロコンピュータの仕様に応じて必要なものを適宜選択して実現すれば良い。
Claims (9)
- 複数のタスクを時分割並行処理可能であると共に、それらの内少なくとも1つのタスクは、命令アドレスを指し示すプログラムカウンタの増分が一定となるよう、分岐命令が禁止され固定ループ化されたプログラムが記述された特定タスクとなっているマイクロコンピュータにおいて、
前記特定タスクは、前記プログラムカウンタがオーバーフローすると、当該プログラムカウンタがリセットされて前記プログラムの冒頭から実行が開始され、前記プログラムカウンタをタイマカウンタとして利用可能であり、
前記特定タスクには、周辺機能を1命令で実行するための周辺機能命令が記述されており、
前記周辺機能命令は、オペランドとして汎用レジスタを1つ以上指定するように設定され、前記プログラムカウンタのカウンタ値を、タイマカウンタのカウンタ値として前記汎用レジスタに格納するか、又は前記汎用レジスタに格納されている値と比較するか、又は前記汎用レジスタに格納されている値に加算する何れかの命令であり、
前記CPUは、前記周辺機能命令を1命令として実行処理可能に構成され、汎用レジスタより当該命令の実行に要する情報を取得する共に、当該命令の実行結果に関する情報を汎用レジスタに格納することを特徴とするマイクロコンピュータ。 - 前記CPUは、前記周辺機能命令としてインプットキャプチャ命令を実行する場合、汎用レジスタよりタイマ値を取得する条件となる入力端子のエッジ指定情報を取得し、
汎用レジスタに、前回にサンプリングした前記入力端子のレベルと、前記入力端子の現在のレベルとを格納し、
前回と現在の入力端子の状態に基づいて前記取得条件が成立したと判断するとタイマカウンタの値を取得し、キャプチャ値として汎用レジスタに格納することを特徴とする請求項1記載のマイクロコンピュータ。 - 前記CPUは、前記周辺機能命令としてサンプリングコンペア命令を実行する場合、汎用レジスタにセットされるコンペア周期値を取得し、
汎用レジスタに、サンプリングタイミング毎に前記コンペア周期値を累算したコンペア値をセットし、
前記コンペア値と前記タイマカウンタの値とを比較して一致判断を行い、両者の一致時に入力端子の状態をサンプリングして、成立フラグと共に汎用レジスタに格納することを特徴とする請求項1又は2記載のマイクロコンピュータ。 - 前記CPUは、前記周辺機能命令としてインプットコンペアセット命令を実行する場合、汎用レジスタにセットされるコンペアセット値及びコンペアセット条件となる入力端子のエッジ指定情報を取得し、
前記コンペアセット条件が成立すると、汎用レジスタに、前記コンペアセット値にその時点のタイマカウンタの値を加えたコンペア値と共に、成立フラグを格納することを特徴とする請求項1乃至3の何れかに記載のマイクロコンピュータ。 - 前記CPUは、前記周辺機能命令として条件付サンプリング命令を実行する場合、汎用レジスタに条件フラグがセットされたことを認識すると入力端子のサンプリングを行ない、
汎用レジスタに、前記サンプリング結果及び成立フラグを格納することを特徴とする請求項1乃至4の何れかに記載のマイクロコンピュータ。 - 前記CPUは、前記周辺機能命令として入力処理系の命令を実行する場合、汎用レジスタに、前回の入力端子の状態と今回の入力端子の状態とを格納し、
両者の値が一致した場合に、前記入力処理系命令の実行を許可する2度一致フィルタ機能を備えていることを特徴とする請求項2乃至5の何れかに記載のマイクロコンピュータ。 - 前記CPUは、前記汎用レジスタにおけるビットの設定に応じて、前記2度一致フィルタ機能の実行可否を選択可能に構成されていることを特徴とする請求項6記載のマイクロコンピュータ。
- 前記CPUは、前記周辺機能命令としてアウトプットコンペア命令を実行する場合、汎用レジスタにセットされるコンペア周期値及び出力レベル指定条件を取得し、
汎用レジスタに、アウトプット条件の成立毎に前記コンペア周期値を累算したコンペア値をセットし、
前記コンペア値と前記タイマカウンタの値とを比較して一致判断を行い、両者が一致すると(アウトプット条件成立)、前記指定条件に応じたレベルを出力端子より出力させると共に、成立フラグを汎用レジスタに格納することを特徴とする請求項1乃至7の何れかに記載のマイクロコンピュータ。 - 前記CPUは、前記周辺機能命令として条件付アウトプット命令を実行する場合、汎用レジスタにセットされる出力レベル指定条件及び条件フラグを取得し、
前記条件フラグがセットされたことを認識すると、前記指定条件に応じたレベルを出力端子より出力させると共に、成立フラグを汎用レジスタに格納することを特徴とする請求項1乃至8の何れかに記載のマイクロコンピュータ。
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