JPH0514324Y2 - - Google Patents
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- JPH0514324Y2 JPH0514324Y2 JP13315787U JP13315787U JPH0514324Y2 JP H0514324 Y2 JPH0514324 Y2 JP H0514324Y2 JP 13315787 U JP13315787 U JP 13315787U JP 13315787 U JP13315787 U JP 13315787U JP H0514324 Y2 JPH0514324 Y2 JP H0514324Y2
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、記録済の磁気テープの所望箇所に新
しい信号を記録する場合即ち一般ギヤツプレスパ
ンチイン及びパンチアウトと呼ばれている操作を
行う場合に要求される記録制御信号の遅延を得る
ための記録遅延回路に関する。[Detailed description of the invention] [Industrial application field] The present invention performs an operation called general gear press punch-in and punch-out when recording a new signal at a desired location on an already recorded magnetic tape. The present invention relates to a recording delay circuit for obtaining the delay of recording control signals required in various cases.
ギヤツプレスパンチイン及びパンチアウトを行
うために、消去ヘツドと記録ヘツドとの間隔に相
当する時間だけ記録に遅延を与えることは既に行
われている。この種の遅延は、RC遅延回路、モ
ノマルチバイブレータによる遅延回路、実公昭59
−12741号公報に開示されているシリアルインパ
ラレルアウトのシフトレジスタによる遅延回路等
によつて得られる。
In order to perform gearless punch-in and punch-out, it is already practiced to delay recording by a time corresponding to the spacing between the erase head and the record head. This type of delay can be achieved using RC delay circuits, mono multivibrator delay circuits, and
This can be obtained by a delay circuit using a serial-in-parallel-out shift register as disclosed in Japanese Patent No. 12741.
しかし、従来よりも簡単な回路で正確に所望の
遅延を得ることができる記録遅延回路が要求され
ている。そこで、本考案の目的は、上記要求に応
えることができるテープレコーダの記録遅延回路
を提供することにある。
However, there is a need for a recording delay circuit that can accurately obtain a desired delay with a circuit that is simpler than the conventional one. Therefore, an object of the present invention is to provide a recording delay circuit for a tape recorder that can meet the above requirements.
上記目的を達成するための本考案は、実施例を
示す図面の符号を参照して説明すると、テープレ
コーダを記録状態にするための記録制御信号が供
給される記録制御信号入力端子９と、テープの走
行速度に対応した周波数のクロツクパルスが供給
されるクロツクパルス入力端子１２と、クロツク
入力端子と出力端子とを有し、前記クロツク入力
端子が前記クロツクパルス入力端子１２に接続さ
れ、所定数のクロツクパルスが入力した時に出力
パルスを前記出力端子に発生するカウンタ１３
と、前記記録制御信号入力端子９に制御され、前
記記録制御信号の記録指令状態を示す波形の前縁
時点と後縁時点でそれぞれトリガパルスを発生す
るトリガ回路１５と、前記トリガ回路１５から供
給される前記トリガパルスに応答してセツト状態
となり、前記カウンタ１３の前記出力端子から得
られる出力パルスに応答してリセツト状態になる
フリツプフロツプ１４と、前記フリツプフロツプ
１４の出力に応答して前記フリツプフロツプ１４
のセツト期間にほぼ対応する期間に前記カウンタ
１３の前記クロツク入力端子に前記クロツクパル
スを与えるカウンタ入力制御回路１６と、前記記
録制御信号入力端子９と前記フリツプフロツプ１
４の出力端子とに接続され、前記記録制御信号が
記録指令状態にあると共に前記フリツプフロツプ
１４がセツト状態にある時及び前記記録制御信号
が記録非指令状態にあると共に前記フリツプフロ
ツプ１４がリセツト状態にある時には記録を指令
しない出力を発生し、前記記録制御信号が記録指
令状態にあると共に前記フリツプフロツプ１４が
リセツト状態にある時及び前記記録制御信号が記
録指令状態にあると共に前記フリツプフロツプ１
４がセツト状態にある時に記録を指令する出力を
発生する記録制御信号遅延出力回路１７とから成
るテープレコーダの記録遅延回路に係わるもので
ある。
To achieve the above object, the present invention will be described with reference to the reference numerals in the drawings showing the embodiments. The clock pulse input terminal 12 is connected to the clock pulse input terminal 12, and a clock pulse input terminal 12 is supplied with a clock pulse having a frequency corresponding to the running speed of the clock. a counter 13 that generates an output pulse at the output terminal when
and a trigger circuit 15 that is controlled by the recording control signal input terminal 9 and generates trigger pulses at the leading edge and trailing edge of the waveform indicating the recording command state of the recording control signal, and a trigger pulse supplied from the trigger circuit 15. The flip-flop 14 is set to the set state in response to the trigger pulse obtained from the counter 13 and the flip-flop 14 is set to the reset state in response to the output pulse obtained from the output terminal of the counter 13;
a counter input control circuit 16 for applying the clock pulse to the clock input terminal of the counter 13 during a period substantially corresponding to the set period of the recording control signal input terminal 9 and the flip-flop 1;
4, and when the recording control signal is in a recording command state and the flip-flop 14 is in a set state, and when the recording control signal is in a recording non-command state and the flip-flop 14 is in a reset state. Sometimes an output that does not command recording is generated, and when the recording control signal is in the recording command state and the flip-flop 14 is in the reset state, and when the recording control signal is in the recording command state and the flip-flop 14 is in the reset state.
The present invention relates to a recording delay circuit of a tape recorder, which is comprised of a recording control signal delay output circuit 17 which generates an output instructing recording when the tape recorder 4 is in a set state.
上記考案におけるカウンタ１３はテープ走行速
度に対応した周波数のクロツクパルスを計数して
所定値に達した時に出力パルスを発生する。カウ
ンタ１３の計数開始時点が記録制御信号の記録指
令波形の前縁及び後縁に同時しているので、カウ
ンタ１３から前縁及び後縁の所定遅延出力が得ら
れる。カウンタ１３からは時間情報が得られるの
みであるが、フリツプフロツプ１４の出力パルス
と記録制御信号とに応答して遅延出力回路１７は
遅延記録制御信号を形成する。カウンタ入力制御
回路１６によりカウンタ入力が制御されるため
に、必要な時間以外にカウンタ出力が発生しな
い。
The counter 13 in the above invention counts clock pulses having a frequency corresponding to the tape running speed, and generates an output pulse when a predetermined value is reached. Since the counting start point of the counter 13 coincides with the leading edge and the trailing edge of the recording command waveform of the recording control signal, a predetermined delayed output of the leading edge and the trailing edge can be obtained from the counter 13. Although only time information is obtained from the counter 13, the delay output circuit 17 forms a delayed recording control signal in response to the output pulse of the flip-flop 14 and the recording control signal. Since the counter input is controlled by the counter input control circuit 16, the counter output is not generated except at necessary times.
次に、本考案の実施例に係わるテープレコーダ
の記録遅延回路を第１図によつて説明する。
Next, a recording delay circuit of a tape recorder according to an embodiment of the present invention will be explained with reference to FIG.
第１図において、磁気テープ１の走行経路に沿
つて消去ヘツド２、記録ヘツド３、再生ヘツド４
が順次に配置されている。また、テープ１を矢印
５の方向に走行させるために、キヤブスタン６と
ピンチローラ７とが配設されている。 In FIG. 1, an erasing head 2, a recording head 3, and a reproducing head 4 are located along the running path of a magnetic tape 1.
are arranged sequentially. Further, in order to run the tape 1 in the direction of the arrow 5, a cab stan 6 and a pinch roller 7 are provided.
消去ヘツド２と記録ヘツド３とは間隔Ｌだけ離
間しているので、ギヤツプレスパンチイン及びパ
ンチアウトを行うためには、消去ヘツド２による
消去の立上り（又は立下り）よりも記録ヘツド３
のバイアスの立上り（又は立下り）を間隔Ｌに相
当する時間だけ遅らさなければならない。 Since the erasing head 2 and the recording head 3 are separated by the distance L, in order to perform gearless punch-in and punch-out, the erasing head 3 must be placed at a higher speed than the rising edge (or trailing edge) of erasing by the erasing head 2.
The rise (or fall) of the bias must be delayed by a time corresponding to the interval L.
記録ヘツド３に接続されている記録回路８は、
記録制御信号入力端子９から供給される記録制御
信号に基づいて記録バイアスを開始し且つ記録信
号入力端子１０から供給される記録信号に対応し
たヘツド電流の供給を開始するように構成されて
いる。 The recording circuit 8 connected to the recording head 3 is
It is configured to start the recording bias based on the recording control signal supplied from the recording control signal input terminal 9 and to start supplying the head current corresponding to the recording signal supplied from the recording signal input terminal 10.
記録遅延回路は、キヤブスタン６に結合された
周波数発生器１１から得られるテープ走行速度に
対応した周波数のクロツクパルスが供給されるク
ロツクパルス供給端子１２と、プログラマプルカ
ウンタ１３と、フリツプフロツプ１４と、トリガ
回路１５と、カウンタ入力制御回路１６と、遅延
出力回路１７とから成る。 The recording delay circuit includes a clock pulse supply terminal 12 to which a clock pulse of a frequency corresponding to the tape running speed obtained from a frequency generator 11 coupled to the cabstan 6 is supplied, a programmable counter 13, a flip-flop 14, and a trigger circuit 15. , a counter input control circuit 16 , and a delay output circuit 17 .
次に、各部の詳細を第２図の波形を参照して説
明する。 Next, details of each part will be explained with reference to the waveforms in FIG.
記録制御信号入力端子９には、テープレコーダ
の記録スイツチの操作等に基づいて第２図Ａに示
す記録を指令する周知の記録制御信号が与えられ
る。この記録制御信号の高レベルが記録指令状態
を示し、低レベルが記録非指令状態を示す。従つ
て、t1時点が記録及び消去開始を意味し、t4時点
が記録及び消去終了を意味する。しかし、この実
施例ではギヤツプレスパンチイン及びパンチアウ
トを行うために、消去と記録は同時に開始しな
い。第２図Ａの記録制御信号は第２図Ｇに示す如
くt2時点まで遅延されて記録回路８に与えられ
る。 The recording control signal input terminal 9 is supplied with a well-known recording control signal that instructs recording as shown in FIG. 2A based on the operation of a recording switch of a tape recorder. A high level of this recording control signal indicates a recording command state, and a low level indicates a recording non-command state. Therefore, time t 1 means the start of recording and erasure, and time t 4 means the end of recording and erasure. However, in this embodiment, since gear press punch-in and punch-out are performed, erasing and recording do not start at the same time. The recording control signal shown in FIG. 2A is delayed until time t2 as shown in FIG. 2G and then applied to the recording circuit 8.
トリガ回路１５は、記録制御信号入力端子９に
接続された抵抗１８，１９とコンデンサ２０とか
ら成る遅延回路と、この遅延回路の出力と入力端
子９の記録制御信号とを入力とする排他的ORゲ
ート２１とから成る。排他的ORゲート２１の出
力端子はフリツプフロツプ１４のセツト端子Ｓに
接続され、第２図Ｂに示す如く記録制御信号の記
録指令状態を示す高レベル波形の前縁（立上り）
時点t1と後縁（立下り）時点t3とでトリガパルス
をフリツプフロツプ１４に与える。 The trigger circuit 15 includes a delay circuit consisting of resistors 18 and 19 and a capacitor 20 connected to the recording control signal input terminal 9, and an exclusive OR circuit whose inputs are the output of this delay circuit and the recording control signal of the input terminal 9. It consists of a gate 21. The output terminal of the exclusive OR gate 21 is connected to the set terminal S of the flip-flop 14, and as shown in FIG. 2B, the leading edge (rising edge) of the high level waveform indicating the recording command state of the recording control signal
Trigger pulses are applied to flip-flop 14 at time t 1 and trailing edge (falling edge) time t 3 .
フリツプフロツプ１４はセツト端子Ｓとリセツ
ト端子Ｒとを有するＤタイプフリツプフロツプを
RSフリツプフロツプとして使用したものであり、
第２図Ｂのトリガパルスに応答して第２図Ｃに示
す如くセツト状態になる。 The flip-flop 14 is a D-type flip-flop having a set terminal S and a reset terminal R.
It was used as an RS flip-flop,
In response to the trigger pulse of FIG. 2B, the set state is reached as shown in FIG. 2C.
プログラマプルカウンタ１３は、例えば（株）
東芝のTC9122Pであり、BCDコードで８〜3999
分周を任意に設定することができるものであり、
所定数のパルスが入力した時に１個の分周出力パ
ルスを発生するものである。なお、この例ではカ
ウンタ１３は入力クロツクパルスの５個の時間幅
を有する出力パルスを発生する。このカウンタ１
３の入力端子INはクロツクパルス供給端子１２
に抵抗２３を介して接続され、出力端子OUTは
フリツプフロツプ１４のリセツト端子Ｒに接続さ
れている。 The programmer pull counter 13 is manufactured by, for example,
It is Toshiba's TC9122P, and the BCD code is 8 to 3999.
It is possible to set the frequency division arbitrarily,
One frequency-divided output pulse is generated when a predetermined number of pulses are input. Note that in this example, counter 13 generates an output pulse having a time width of five times the input clock pulse. This counter 1
3 input terminal IN is clock pulse supply terminal 12
The output terminal OUT is connected to the reset terminal R of the flip-flop 14.
カウンタ入力制御回路１６は、所望期間のみカ
ウンタ１３にクロツクパルスを入力させるための
ものであり、カウンタ１３の入力端子INとグラ
ンドとの間に接続されたトランジスタ２４を含
む。トランジスタ２４のベースは抵抗２５，２
６，２７、コンデンサ２８、ダイオード２９から
成る誤動作防止回路を介してフリツプフロツプ１
４のの出力端子に接続されている。従つて、ト
ランジスタ２４はフリツプフロツプ１４のセツト
期間t1〜t2、及びt3〜t4における第２図Ｄの出
力に応答してオフ状態になり、クロツクパルスの
カウンタ１３への入力を許し、その他の期間では
オンになつてクロツクパルスの入力を禁止する。
この結果、カウンタ１３には第２図Ｅに示す如く
クロツクパルス（例えば9.6kHz程度の周波数の
パルス）が入力する。即ち、フリツプフロツプ１
４のセツトに同期してt1又はt3からクロツクパル
スがカウンタに入力する。なお、コンデンサ２８
によつて、カウンタ１３の出力パルス発生期間に
トランジスタ２４がオンに転換することが阻止さ
れている。 The counter input control circuit 16 is for inputting a clock pulse to the counter 13 only for a desired period, and includes a transistor 24 connected between the input terminal IN of the counter 13 and ground. The base of the transistor 24 is the resistor 25,2
6, 27, a capacitor 28, and a diode 29.
It is connected to the output terminal of No.4. Transistor 24 is therefore turned off in response to the output of FIG . During this period, it is turned on and inhibits clock pulse input.
As a result, a clock pulse (for example, a pulse having a frequency of about 9.6 kHz) is input to the counter 13 as shown in FIG. 2E. That is, flip-flop 1
A clock pulse is input to the counter from t1 or t3 in synchronization with the setting of 4. In addition, the capacitor 28
This prevents transistor 24 from turning on during the output pulse generation period of counter 13.
カウンタ１３が予め設定された分周比になるよ
うにクロツクパルスを計数すると、第２図Ｆに示
す如く出力パルスを発生し、逆流阻止ダイオード
３０を介してフリツプフロツプ１４のリセツト端
子Ｒに加える。これにより、フリツプフロツプ１
４は第２図Ｃ，Ｄに示す如くt2又はt4でリセツト
される。この結果、トランジスタ２４がオンにな
り、カウンタ１３の入力が禁止され、カウンタ１
３から不要な出力パルスが発生しなくなる。 When the counter 13 counts the clock pulses to a preset frequency division ratio, an output pulse is generated as shown in FIG. As a result, flip-flop 1
4 is reset at t 2 or t 4 as shown in FIGS. 2C and 2D. As a result, transistor 24 is turned on, input to counter 13 is inhibited, and counter 1
3, unnecessary output pulses are no longer generated.
遅延出力回路１７は、排他的ORゲート３１か
ら成る。排他的ORゲート３１の一方の入力端子
は記録制御信号入力端子９に接続され、他方の入
力端子はフリツプフロツプ１４のＱ出力端子に接
続され、出力端子は記録回路８に接続されている
排他的ORゲート３１は第２図Ａの記録制御信号
と第２図Ｃのフリツプフロツプ１４のＱ出力との
いずれか一方のみが高レベルの時に第２図Ｇに示
す如く高レベル出力を発生し、両入力が低レベル
又は高レベルの時には低レベル出力を発生する。
この結果、第２図Ａの記録制御信号の記録指令波
形の立上りと立下りとの両方を時間Ｔだけ遅延さ
せ遅延記録制御信号を得ることができる。遅延時
間Ｔは消去ヘツド２と記録ヘツド３との間隔Ｌに
対応しているのでギヤツプレスパンチイン及びパ
ンチアウトが可能になる。 The delayed output circuit 17 consists of an exclusive OR gate 31. One input terminal of the exclusive OR gate 31 is connected to the recording control signal input terminal 9, the other input terminal is connected to the Q output terminal of the flip-flop 14, and the output terminal is connected to the recording circuit 8. The gate 31 generates a high level output as shown in FIG. 2G when only one of the recording control signal of FIG. 2A and the Q output of the flip-flop 14 of FIG. 2C is at a high level, and both inputs are When the level is low or high, a low level output is generated.
As a result, it is possible to obtain a delayed recording control signal by delaying both the rise and fall of the recording command waveform of the recording control signal shown in FIG. 2A by the time T. Since the delay time T corresponds to the distance L between the erasing head 2 and the recording head 3, gearless punch-in and punch-out are possible.
なお、ピツチコントロール等でテープ１の走行
速度を変えると周波数発生器１１からのクロツク
パルスの周波数も変化するので、間隔Ｌのテープ
走行時間に対応する遅延時間を確実に得ることが
できる。 Note that when the running speed of the tape 1 is changed by pitch control or the like, the frequency of the clock pulse from the frequency generator 11 also changes, so that the delay time corresponding to the tape running time of the interval L can be reliably obtained.
電源投入時のフリツプフロツプ１４のリセツト
は、電源端子３２に接続されたコンデンサ３３と
抵抗３４とから成る回路で、電源投入に同期して
リセツトパルスをフリツプフロツプ１４のリセツ
ト端子Ｒを加えることにより達成される。 Resetting the flip-flop 14 when the power is turned on is achieved by applying a reset pulse to the reset terminal R of the flip-flop 14 in synchronization with the power-on using a circuit consisting of a capacitor 33 and a resistor 34 connected to the power supply terminal 32. .
上述から明らかな如く、本実施例によれば記録
制御信号の記録指令波形（高レベル波形）の立上
りと立下りとの両方の遅延を簡単な回路で正確に
得ることができる。 As is clear from the above, according to this embodiment, both the rise and fall delays of the recording command waveform (high level waveform) of the recording control signal can be accurately obtained with a simple circuit.
本考案は上述の実施例に限定されるものではな
く、例えば次の変形が可能なものである。
The present invention is not limited to the above-described embodiment, and the following modifications are possible.
(1) 排他的ORゲート３１の２つの入力のわずか
なタイミングのずれで余分なパルスができるこ
とがあるので、第３図に示す如く、この出力段
に抵抗３５，３６とコンデンサ３７とから成る
ノイズ吸収回路を設けてもよい。(1) A slight timing difference between the two inputs of the exclusive OR gate 31 may generate an extra pulse, so as shown in FIG. An absorption circuit may also be provided.
(2) 第１図の排他的ORゲート３１の代りに、第
４図に示す如く、２つのANDゲート３８，３
９と、イバータ４０と、フリツプフロツプ４１
とによつて遅延出力回路を構成してもよい。こ
の場合には一方の入力ライン４２を記録制御信
号入力端子９に接続し、他方の入力ライン４３
をフリツプフロツプ１４に接続する。ANDゲ
ート３８の一方の入力端子は一方の入力ライン
４２に接続し、他方の入力端子は他方の入力ラ
イン４３に接続する。ANDゲート３９の一方
の入力端子はインバータ４０を介して一方の入
力ライン４２に接続し、他方の入力端子は直接
に入力ライン４３に接続する。フリツプフロツ
プ４１のセツト端子ＳはANDゲート３８に接
続し、リセツト端子ＲはANDゲート３９に接
続する。この第４図の回路によつても、排他的
ORゲート３１と同一の遅延出力を余分なパル
スを伴なわないで得ることができる。(2) Instead of the exclusive OR gate 31 in FIG. 1, two AND gates 38, 3 are used as shown in FIG.
9, inverter 40, and flip-flop 41
The delay output circuit may also be configured by the following. In this case, one input line 42 is connected to the recording control signal input terminal 9, and the other input line 43
is connected to flip-flop 14. One input terminal of AND gate 38 is connected to one input line 42 and the other input terminal is connected to another input line 43. One input terminal of AND gate 39 is connected to one input line 42 via an inverter 40, and the other input terminal is connected directly to input line 43. The set terminal S of flip-flop 41 is connected to AND gate 38, and the reset terminal R is connected to AND gate 39. The circuit shown in Fig. 4 also provides an exclusive
The same delayed output as OR gate 31 can be obtained without extra pulses.
(3) 第１図のカウンタ入力制御回路１６を第５図
の回路に置き換えることができる。第１図の回
路はクロツクパルスの周波数が数kHz以上の場
合には遅延時間のバラツキが殆んど生じない。
しかし、クロツクパルスの周波数が１〜2kHz
以下になると、カウンタ入力制御回路１６のト
ランジスタ２４のオン・オフ動作の時間ずれの
ためにクロツクパルスの１周期以上のバラツキ
が生じることがある。第５図はこれを防止する
ことができるカウンタ入力回路１６であつて、
ANDゲートとＤタイプフリツプフロツプ４５
と排他的ORゲート４６と抵抗４７，４８と、
コンデンサ４９とから成る。ANDゲート４４
の一方の入力端子はクロツクパルス供給端子１
２に接続され、他方の入力端子はフリツプフロ
ツプ４５のＱ出力端子に接続されている。排他
的ORゲート４６の一方の入力端子はフリツプ
フロツプ１４のＱ出力に接続され、他方の入力
端子はカウンタ１３の出力端子に接続され、出
力端子は抵抗４７，４８とコンデンサ４９の回
路を介してフリツプフロツプ４５のデータ入力
端子Ｄに接続されている。フリツプフロツプ４
５のクロツク端子Ｃはクロツクパネル供給端子
１２に接続されている。(3) The counter input control circuit 16 in FIG. 1 can be replaced with the circuit in FIG. 5. In the circuit shown in FIG. 1, when the frequency of the clock pulse is several kHz or more, there is almost no variation in delay time.
However, the frequency of the clock pulse is 1 to 2kHz.
Below this, the clock pulse may vary by one period or more due to the time lag in the on/off operation of the transistor 24 of the counter input control circuit 16. FIG. 5 shows a counter input circuit 16 that can prevent this.
AND gate and D type flip-flop 45
and an exclusive OR gate 46 and resistors 47 and 48,
It consists of a capacitor 49. AND gate 44
One input terminal is clock pulse supply terminal 1.
2, and the other input terminal is connected to the Q output terminal of flip-flop 45. One input terminal of the exclusive OR gate 46 is connected to the Q output of the flip-flop 14, and the other input terminal is connected to the output terminal of the counter 13. It is connected to the data input terminal D of 45. flipflop 4
The clock terminal C of 5 is connected to the clock panel supply terminal 12.
第６図Ａ〜Ｆは第５図の各部の電圧波形を示
す。第５図の回路によれば、カウンタ１３の出
力パルスの幅を５個のクロツクパルス分にする
必要がないので、カウンタ入出力の制御の精度
を高めることが可能になり、入力クロツクスパ
ルスの周波数が低い場合でも遅延時間のバラツ
キが少なくなる。 6A to 6F show voltage waveforms at various parts in FIG. 5. According to the circuit shown in FIG. 5, it is not necessary to make the width of the output pulse of the counter 13 equal to five clock pulses, so it is possible to improve the accuracy of counter input/output control, and to increase the frequency of the input clock pulse. Even when , is low, the variation in delay time is reduced.
上述から明らかな如く、本考案によれば、記録
制御信号の記録指令波形の前縁及び後縁の遅延を
テープ走行速度に対応して正確且つ容易に得るこ
とができる。
As is clear from the above, according to the present invention, the delay of the leading edge and trailing edge of the recording command waveform of the recording control signal can be accurately and easily obtained in accordance with the tape running speed.
第１図は本考案の実施例に係わるテープレコー
ダの記録遅延回路を示すブロツク図。第２図は第
１図の各部の状態を示す電圧波形図。第３図及び
第４図は遅延出力回路の変形例をそれぞれ示すブ
ロツク図。第５図はカウンタ入力制御回路の変形
例を示すブロツク図。第６図は第５図の各部の電
圧波形図である。
１……テープ、２……消去ヘツド、３……記録
ヘツド、９……記録制御信号入力端子、１２……
クロツクパルス供給端子、１３……プログラマプ
ルカウンタ、１４……フリツプフロツプ、１５…
…トリガ回路、１６……カウンタ入力制御回路、
１７……遅延出力回路、２１……排他的ORゲー
ト。
FIG. 1 is a block diagram showing a recording delay circuit of a tape recorder according to an embodiment of the present invention. FIG. 2 is a voltage waveform diagram showing the state of each part in FIG. 1. 3 and 4 are block diagrams showing modified examples of the delay output circuit, respectively. FIG. 5 is a block diagram showing a modification of the counter input control circuit. FIG. 6 is a voltage waveform diagram of each part in FIG. 5. 1... Tape, 2... Erasing head, 3... Recording head, 9... Recording control signal input terminal, 12...
Clock pulse supply terminal, 13... Programmer pull counter, 14... Flip-flop, 15...
...Trigger circuit, 16...Counter input control circuit,
17...Delayed output circuit, 21...Exclusive OR gate.
Claims (1)
御信号が供給される記録制御信号入力端子９と、 テープの走行速度に対応した周波数のクロツク
パルスが供給されるクロツクパルス入力端子１２
と、 クロツク入力端子と出力端子とを有し、前記ク
ロツク入力端子が前記クロツクパルス入力端子１
２に接続され、所定数のクロツクパルスが入力し
た時に出力パルスを前記出力端子に発生するカウ
ンタ１３と、 前記記録制御信号入力端子９に接続され、前記
記録制御信号の記録指令状態を示す波形の前縁時
点と後縁時点でそれぞれトリガパルスを発生する
トリガ回路１５と、 前記トリガ回路１５から供給される前記トリガ
パルスに応答してセツト状態となり、前記カウン
タ１３の前記出力端子から得られる出力パルスに
応答してリセツト状態になるフリツプフロツプ１
４と、 前記フリツプフロツプ１４の出力に応答して前
記フリツプフロツプ１４のセツト期間にほぼ対応
する期間に前記カウンタ１３の前記クロツク入力
端子に前記クロツクパルスを与えるカウンタ入力
制御回路１６と、 前記記録制御信号入力端子９と前記フリツプフ
ロツプ１４の出力端子とに接続され、前記記録制
御信号が記録指令状態にあると共に前記フリツプ
フロツプ１４がセツト状態にある時及び前記記録
制御信号が記録非指令状態にあると共に前記フリ
ツプフロツプ１４がリセツト状態にある時には記
録を指令しない出力を発生し、前記記録制御信号
が記録指令状態にあると共に前記フリツプフロツ
プ１４がリセツト状態にある時及び前記記録制御
信号が記録非指令状態にあると共に前記フリツプ
フロツプ１４がセツト状態にある時に記録を指令
する出力を発生する記録制御信号遅延出力回路１
７と から成るテープレコーダの記録遅延回路。[Claims for Utility Model Registration] A recording control signal input terminal 9 to which a recording control signal for setting the tape recorder to a recording state is supplied, and a clock pulse input terminal 12 to which a clock pulse having a frequency corresponding to the running speed of the tape is supplied.
and a clock input terminal and an output terminal, the clock input terminal being connected to the clock pulse input terminal 1.
2, which generates an output pulse at the output terminal when a predetermined number of clock pulses are input; a trigger circuit 15 that generates a trigger pulse at the edge time and a trailing edge time, respectively; and a set state in response to the trigger pulse supplied from the trigger circuit 15, and an output pulse obtained from the output terminal of the counter 13; Flip-flop 1 responds to reset state
4, a counter input control circuit 16 for applying the clock pulse to the clock input terminal of the counter 13 during a period substantially corresponding to the set period of the flip-flop 14 in response to the output of the flip-flop 14; and the recording control signal input terminal. 9 and the output terminal of the flip-flop 14, when the recording control signal is in the recording command state and the flip-flop 14 is in the set state, and when the recording control signal is in the recording non-command state and the flip-flop 14 is in the set state. When in the reset state, it generates an output that does not command recording, and when the recording control signal is in the recording command state and the flip-flop 14 is in the reset state, and when the recording control signal is in the recording non-command state and the flip-flop 14 Recording control signal delay output circuit 1 that generates an output commanding recording when is in the set state.
7. A recording delay circuit for a tape recorder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13315787U JPH0514324Y2 (en) | 1987-08-31 | 1987-08-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13315787U JPH0514324Y2 (en) | 1987-08-31 | 1987-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6437901U JPS6437901U (en) | 1989-03-07 |
| JPH0514324Y2 true JPH0514324Y2 (en) | 1993-04-16 |
Family
ID=31390772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13315787U Expired - Lifetime JPH0514324Y2 (en) | 1987-08-31 | 1987-08-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514324Y2 (en) |
-
1987
- 1987-08-31 JP JP13315787U patent/JPH0514324Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6437901U (en) | 1989-03-07 |
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