KR890003490B1

KR890003490B1 - Speed control circuit of motor

Info

Publication number: KR890003490B1
Application number: KR1019850007058A
Authority: KR
Inventors: 송광섭
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-09-25
Filing date: 1985-09-25
Publication date: 1989-09-22
Also published as: KR870003485A

Abstract

The circuit for recording/reproducing the data with the digital pulse records the synchronous pulse with data to compare the phases between the recorded and system synchronous pulses for controlling the motor speed so that the system mulfunction is prevented. The circuit includes a signal control circuit (A), an up/down counter (B), a latch circuit (C), a D/A converter (D), an adder (E), and a motor control circuit (F).

Description

디지탈 오디오 테이프용 데크구동 모터의 속도 제어회로Speed Control Circuit of Deck Drive Motor for Digital Audio Tape

제1도는 본 발명에 따른 회로도.1 is a circuit diagram according to the present invention.

제2도는 제1도의 시그날 콘트롤회로의 상세도.2 is a detailed view of the signal control circuit of FIG.

제3도는 제2도의 시그날 콘트롤 회로의 각부분 입출력 파형도.3 is an input / output waveform diagram of each part of the signal control circuit of FIG.

제4(a)도와 제4(b)도는제1도의 카운터 상세도 및 각부 파형도.4 (a) and 4 (b) are detailed views of counters and waveforms of respective parts of FIG.

제5도는 제1도의 래치의 상세도.5 is a detail of the latch of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

A : 시그날 콘트롤 회로 B : 업/다운 카운터A: Signal Control Circuit B: Up / Down Counter

C : 래치회로 D : D/A콘버터C: Latch Circuit D: D / A Converter

E : 가산기 F : 모터 콘트롤회로E: Adder F: Motor Control Circuit

M : 모터M: motor

본 발명은 디지탈 오디오 테이프용 데크구동 모터의 속도 제어회로에 관한 것으로, 특히 데이타를 테이프에 녹음할때 일정 형태의 시스템 동기펄스와 함께 수록한 후 재생시 테이프에 읽혀지는 동기펄스와 시스템 동기펄스의 위상을 비교하여 모터 속도를 제어하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a speed control circuit of a deck driving motor for a digital audio tape. In particular, the present invention relates to a system for synchronizing pulses and system synchronous pulses which are read on a tape during recording after recording data with a certain type of system synchronous pulses. A circuit for controlling motor speed by comparing phases.

종래에는 오디오 테이프에 데이타를 녹음하여 재생하는 데 있어서, 녹음할때 정상적인 회전속도로 모터가 회전하는 데크로 녹음된 데이타를 재상할때 모터의 기계적인 에러(Error)동작으로 정확한 데이타를 재생하지 못하는 결점이 있었고, 정확한 데이타를 재생하도록 모터 회전속도를 조절하기가 무척 힘든 점이 있었다.Conventionally, in recording and playing back data on an audio tape, when the data is reproduced on a deck in which the motor rotates at a normal rotational speed when recording, accurate error data cannot be reproduced due to mechanical error of the motor. There was a flaw, and it was very difficult to adjust the motor speed to reproduce accurate data.

따라서, 본 발명의 목적은 녹음된 데이타를 정확한 데이타로 재생하도록하기 위해서 데이타를 테이프에 녹음할 때 일정 형태의 시스템 동기펄스와 함께 녹음하고, 재생시 테이프에서 읽혀지는 동기펄스와 시스템 동기펄스의 위상을 비교하여 모터 회전속도를 제어하는 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to record the data along with a certain type of system sync pulse when the data is recorded on the tape in order to reproduce the recorded data as accurate data, and the phase of the sync pulse and the system sync pulse read from the tape during playback. Compared to provide a circuit for controlling the motor rotation speed.

본 발명의 다른 목적은, 데이타를 녹음할때와 재생할때 디지탈 펄스로 녹음, 재생하여 정확한 데이타를 수록 및 재생할 수 있는 회로를 제공하는 데 있다.Another object of the present invention is to provide a circuit capable of recording and reproducing accurate data by recording and reproducing with digital pulses when recording and reproducing data.

본 발명의 또 다른 목적은, 녹음시 일정형태의 시스템 디지탈 동기펄스를 데이타와 함께 녹음하고 재생하여 시스템 오동작시 위상차를 자동으로 정확히 조절할 수 있는 회로를 제공하는 데 있다.It is still another object of the present invention to provide a circuit capable of automatically and accurately adjusting a phase difference in the event of a system malfunction by recording and reproducing a certain type of system digital sync pulse with data during recording.

이하, 첨부된 도면에 의거 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

제1도는 본 발명의 회로도로서 테이프에 데이타를 녹음할때 일정형태의 시스템 동기펄스(SS)와 함께 수록하여 재생시 테이프에서 읽혀지는 동기펄스(RS), 시스템 동기신호(SS)및 업/다운신호(U/D)를 입력으로 하여 카운터(B)에 프리세트신호(PRS)및 클럭인에이블신호(CE)와 래치회로(C)에 클럭신호(LCK)를 출럭하는 시그날 콘트롤회로(A)와, 시그날콘트롤회로(A)의 출력신호(PRS, CE)와 업/다운(U/D)에 따라 시스템 동기펄스(SS)와 동기펄스(RS)의 위상차만큼 업/다운 카운트 동작을 수행하는 업/다운 카운터(B)와, 시그날 콘트롤 회로(A)에서 출력된 LCK신호를 클럭단자에 입력하여 상기 업/다운 카운터(B)에서 출력된 데이타를 래치하는 래치회로(C)와, 래치된 데이타를 아날로그 신호전압으로 변화시키는 D/A콘버터(D)와, 아날로그 신호전압과 모터 큰트롤 회로(F)로부터 피드백된 모터 콘트롤 궤환기준점압을 합하여 보상된 전압을 모터 큰트롤 회로에 보내는 가산기(E)와, 상기 가산기(B)에서 출력된 보상전압을 입력하여 모터(M)의 회전 속도를 콘트롤하는 모터 콘트롤회로(F)로 구성된다.FIG. 1 is a circuit diagram of the present invention, in which data is recorded on a tape together with a system sync pulse (SS) of a certain type, and a sync pulse (RS), a system sync signal (SS), and up / down read from the tape during playback. A signal control circuit A for outputting a clock signal LCK to a counter signal B, a preset signal PRS, a clock enable signal CE, and a latch circuit C with the signal U / D as an input. And performing an up / down count operation according to a phase difference between the system sync pulse SS and the sync pulse RS according to the output signals PRS and CE of the signal control circuit A and up / down U / D. A latch circuit C for inputting an up / down counter B and an LCK signal output from the signal control circuit A to a clock terminal to latch data output from the up / down counter B; The D / A converter (D) converts data into analog signal voltages and the analog signal voltages and motor control circuits (F). A motor control circuit for controlling the rotational speed of the motor M by inputting an adder E for adding the compensated voltage of the returned motor control feedback reference point to the motor control circuit and a compensation voltage output from the adder B. It consists of (F).

카운터(B)의 프리세트 기준데이타 (모터(M)가 정상적으로 동작하는 값)을 중심으로 업/다운 카운트동작을 수행하며, HCK는 △V1,-△V2만큼 카운트되는 클럭이다.The up / down count operation is performed centering on the preset reference data (the value at which the motor M operates normally) of the counter B, and HCK is a clock counted by? V1 and-? V2.

미설명 부호설명 U/D는 업/다운 신호단자, PRS는 프리세트 신호단자, CE는 클럭 인에이블단자, HCK는 위상차에 비례한 전압과 관계되는 클럭, LCK는 래치회로(C)의 클럭단자이다.U / D is the up / down signal terminal, PRS is the preset signal terminal, CE is the clock enable terminal, HCK is the clock related to the voltage proportional to the phase difference, and LCK is the clock terminal of the latch circuit (C). to be.

제2도는 제1도의 시그날 콘트롤회로(A)의 상세도로서, 시스템 동기펄스(SS)와 동기펄스(RS)를 입력으로한 오아게이트(1)의 출럭(0)을 T형 플립플톱(2)(이하 F/F라 한다.)의 클럭단자(CK)에 연결하며, 상기 T F/F의 입력단자(T)에는 전원(Vcc)를 인가하는 한편, 후술하는 D F/F(5)의 출력(Q)을 T F/F(2)의 프리세트 단자(PRS)와 제1도의 업/다운 카운터(B)의 프리세트단자(PRS)에 연결한다.FIG. 2 is a detailed view of the signal control circuit A of FIG. 1, wherein the output 0 of the oragate 1 having the system sync pulse SS and the sync pulse RS as inputs is a T-type flip-top 2 Is connected to the clock terminal CK (hereinafter referred to as F / F), and the power supply Vcc is applied to the input terminal T of the TF / F, while the output of the DF / F 5 described later (Q) is connected to the preset terminal PRS of the TF / F 2 and the preset terminal PRS of the up / down counter B of FIG.

상기D F/F(5)의 입력단자(D)에는 전원(Vcc)을 연결하고 클럭단자(CK)에는 업/다운 신호(U/D)가 인버터(4)를 통하여 입력되도록 연결시키고, 출럭(Q)은 오아게이트(6,7)를 거쳐 지연시켜 리세트단자(RS)에 인가되도록 구성한다. 그리고 상기 T F/F(2)의 출력(Q)을 제1도의 업/다운 카운터(B)의 클럭 인에이블단자(CE)와 D F/F(3)의 입력단자 (D)에 각각 연결시키고, D F/F(3)의 클럭단자(CK)에 시스템 데이타에 해당되는 클럭이 인가하여 출력(Q)을 앤드게이트(AND)의 일측입력단에 연결하며, 타측입력단에는 D F/F(5)의 출럭(Q)을 입력하여 그 출력을 제1도의 래치회로(C)의 클럭단자(LCK)에 연결하는 시그날 콘트롤 회로의 상세도이다.The power supply Vcc is connected to the input terminal D of the DF / F 5, and the up / down signal U / D is connected to the clock terminal CK so as to be input through the inverter 4. Q) is configured to be delayed through the orifices 6 and 7 and applied to the reset terminal RS. The output Q of the TF / F 2 is connected to the clock enable terminal CE of the up / down counter B of FIG. 1 and the input terminal D of the DF / F 3, respectively. The clock corresponding to the system data is applied to the clock terminal CK of the DF / F (3) to connect the output Q to one input terminal of the AND gate, and the output of the DF / F (5) to the other input terminal. A detailed diagram of a signal control circuit for inputting (Q) and connecting its output to the clock terminal LCK of the latch circuit C of FIG.

이와 같은 구성은 본 발명은 디지탈 오디오 테이프에 데이타를 녹음할때 일정형태의 시스템 동기펄스와 함께 수록하는데, 재생시 모타속도가 녹음할때의 모타속도보다 늦을 경우에는 시스템 동기펄스에 비해 재생된 동기펄스가 늦게 검출되며, 반대로 모타속도가 빠른 경우에는 시스템 동기펄스에 비해 동기펄스가 빨리 검출될 경우 모타속도를 제어하는 것이다.The present invention is recorded with a certain type of system synchronization pulse when recording data on a digital audio tape. When the motor speed at the time of reproduction is later than the motor speed at the time of recording, the reproduced synchronization is compared with the system synchronization pulse. If the pulse is detected late and the motor speed is high, the motor speed is controlled when the sync pulse is detected faster than the system sync pulse.

먼저, 제2도에 도시된 시그날 콘트롤 회로의 동작에 대해 설명하면 다음과 같다.First, the operation of the signal control circuit shown in FIG. 2 will be described.

본 발명에서, 테이프에 데이타 녹음시 일정형태의 동기펄스를 데이타와 함께 테이프에 기록할때 이러한 동기펄스를 디지탈 오디오 테이프를 구동하는 시스템 동기펄스라 하고, 동기펄스(Real Synchronizing Pulse)는 테이프에 녹음된 시스템 동기 펄스가 재생될 때 현재 모터속도에 의해 테이프에서 읽혀지는 동기펄스를 말하는 것이다.In the present invention, when recording a certain type of synchronous pulse on the tape when recording data on the tape, such a synchronous pulse is called a system synchronous pulse for driving a digital audio tape, and a real synchronous pulse (Real Synchronizing Pulse) is recorded on the tape. This refers to the sync pulse that is read from the tape by the current motor speed when the system sync pulse is played back.

시그날 콘트롤회로는 업/다운신호(U/D)를 반전게이트(4)를 통해 D 플립플롭(5)의 클럭단자(CK)에 입력하고 그 출력을 오아게이트(6,7)를 통해 리세트단자(RS)에 피이드백시켜 제3(e)도와 같은 프리세트신호(PRS)를 출력하고, 시스템 동기펄스(SS)와 동기펄스(RS)를 입력으로하는 오아게이트(1)의 출력(0)을 T 플립플롭(2)의 클럭단자(CK)에 인가하고 상기 플립플롭(5)의 출력을 프리세트단자(PRS)에 인가하여 제3(f)도와 같은 클럭인에이블신호(CE)를 출력하며, 상기 프리세트신호(PRS)와 D 플립플롭(3)을 통해 지연된 클럭인에이블신호(CE D)를 앤드게이트(8)의 입력으로 하여 제3(h)도와 같은 클럭신호(LCK)를 출럭하게된다.The signal control circuit inputs an up / down signal (U / D) to the clock terminal (CK) of the D flip-flop (5) through the inverting gate (4) and resets its output through the oragate (6, 7). The output of the oragate 1 that feeds back to the terminal RS and outputs the preset signal PRS as shown in FIG. 3 (e), and inputs the system sync pulse SS and the sync pulse RS as inputs (0). ) Is applied to the clock terminal CK of the T flip-flop 2 and the output of the flip-flop 5 is applied to the preset terminal PRS to provide the clock enable signal CE as shown in FIG. And a clock enable signal CEK delayed through the preset signal PRS and the D flip-flop 3 as the input of the AND gate 8 to the clock signal LCK as shown in FIG. To scramble.

다음으로, 상기 시그날콘트롤회로(A)로부터 출력되는 프리세트신호(PRS)와 클럭인에이블신호(CE)를 입력하여 U/D신호에 따라 업/다운 카운트동작을 수행하는 카운터(B)의 동작과 상기 카운터(B)의 출력을 LCK 신호에 의해 래치하는 래치(C)의 동작을 제4(a)도와 제4(b)도와, 제5(a)도와 제5(b)도에 도시된 상세된 상세도 및 각부 파형도에 의거하여 상세히 설명한다.Next, an operation of the counter B for inputting the preset signal PRS and the clock enable signal CE output from the signal control circuit A and performing an up / down count operation according to the U / D signal is performed. And the operation of the latch C for latching the output of the counter B by the LCK signal are shown in FIGS. 4 (a), 4 (b), 5 (a) and 5 (b). It demonstrates in detail based on detailed detail and a waveform diagram of each part.

제4(a)도의 회로도는 4비트 업/다운 카운터로 제4(b)도의 파형(a)는 프리세트 신호(PRS)로 위상차가 있는 시스템 동기펄스(SS)와 동기펄스(RS)의 위상이 일치했을 때 카운터(B)를 정상적으로 모터(M)가 구동될 때의 기준데이타 값으로 세트시키기 위한 신호이고, 파형(C)의 HCK 는 카운터(B)의 클럭펄스로 로우에서 하이로 될 때 파형(f)와 같은 출력(QA, QB, QC, QD)이 트리거 되며 시스템동기펄스(SS)나 동기펄스(RS)에 비해 상대적 고주파 클럭펄스이다.The circuit diagram of FIG. 4 (a) is a 4-bit up / down counter, and the waveform (a) of FIG. 4 (b) is the phase of the system synchronization pulse SS and the synchronization pulse RS having a phase difference with the preset signal PRS. Is a signal for setting the counter B to the reference data value when the motor M is normally driven. When HCK of the waveform C goes from low to high with the clock pulse of the counter B, Outputs (QA, QB, QC, QD), such as waveform f, are triggered and are relatively high frequency clock pulses compared to system synchronous pulses (SS) or synchronous pulses (RS).

파형(b)의 입력(A, B, C, D)는 프리세트 기준 데이타 즉, 모터(M)가 정상적으로 동작하는 때의 속도값으로 설정되는 것으로, 카운터(B)가 업/다운 카운트동작을 수행하는 도중 파형(a)에 도시된 하이상태의 프리세트신호(PRS)가 인가되면 이 입력이 기준데이타 값으로 세트되고, 다시 업/다운 카운트 동작을 수행을 하는 경우 세트된 기준데이타 값으로 다시 카운트한다.The inputs A, B, C, and D of the waveform b are set to preset reference data, that is, a speed value when the motor M operates normally, and the counter B performs an up / down count operation. During the execution, when the high state preset signal PRS shown in waveform (a) is applied, this input is set to the reference data value, and when the up / down count operation is performed again, it is set back to the set reference data value. Count.

카운터(B)는 제4(b)도의 파형(d)와 같은 업/다운신호(U/D)와 제4(e)도의 클럭인에이블신호(CE)에 따라 업/다운카운트동작을 수행하게 된다.The counter B performs an up / down count operation according to the up / down signal U / D as shown by the waveform d of FIG. 4 (b) and the clock enable signal CE of FIG. 4 (e). do.

즉, 업/다운신호(U/D)가 하이상태이고 클럭인에이블신호(CE)가 로우상태일 경우에는 (가)부분과 같이 업카운트 동작을 수행하고, 모두 로우상태일 때는 (다)부분과 같이 다운 카운트 동작을 수행한다. 또한, 클럭인에이블(CE)가 하이상태일 경우에는 (나)부분에서 처럼 업/다운 카운트 동작을 수행하지 않게 된다.That is, when the up / down signal (U / D) is high and the clock enable signal (CE) is low, the up count operation is performed as in (A). The down count operation is performed as follows. In addition, when the clock enable CE is in a high state, the up / down count operation is not performed as in (b).

카운터의 출력(8비트)는 모터를 구동하는 전압에 따른 데이타 값으로 모터속도의 조정레벨에 따라 임의로 조정이 가능하다.The output of the counter (8 bits) is a data value according to the voltage driving the motor, and can be arbitrarily adjusted according to the adjustment level of the motor speed.

제5도는 제1도에 도시된 래치(C)의 상세도로서, D F/F의 클럭단자에 입력되는 LCK 신호가 (제3(h)도의 파형) 하이상태로 될 때만 제4도의 카운터의 출력을 래치하게 된다. 그러므로, 시스템 동기펄스(SS)와 동기펄스(RS)가 일치하는 경우 제3(d)에서 보는 바와같이 카운터(B)가 업/다운 카운트 동작을 수행하지만 제3(h)도의 LCK 신호가 정상 동작시에는 로우상태가 되어 래치(C)는 카운터의 출력을 래치하지 않는다. 그러나, 시스템 동기펄스(SS)와 동기펄스(RS)가 일치하지 않는 경우에는 카운터(B)가 벗어난 위상차(▽V1,▽V2)만큼 업/다운 카운트 하여 두 펄스의 위상차가 일치하면 하이상태의 LCK 신호가 출력된다. 따라서, 래치(C)는 카운터 (B)에서 업 또는 다운 카운트된 값을 래치하여 D/A콘버어터 (D)에 인가하게 된다.FIG. 5 is a detailed view of the latch C shown in FIG. 1, and outputs the counter of FIG. 4 only when the LCK signal input to the clock terminal of the DF / F goes high (waveform in FIG. 3 (h)). Will latch. Therefore, when the system sync pulse (SS) and the sync pulse (RS) coincide, the counter B performs the up / down count operation as shown in the third (d) but the LCK signal of the third (h) is normal. In operation, it is in the low state and the latch C does not latch the output of the counter. However, if the system sync pulse (SS) and the sync pulse (RS) do not coincide with each other, the counter B is up / down counted by the phase difference (▽ V1, ▽ V2) out of phase. The LCK signal is output. Accordingly, the latch C latches the value up or down counted by the counter B and applies the result to the D / A converter D. FIG.

본 발명에서 카운터와 래치는 각각 8비트이므로 상기 4비트의 카운터와 래치 2개를 사용하게 된다.In the present invention, since the counter and the latch are each 8 bits, the counter and the latch having 4 bits are used.

상기 설명한 시그날 콘트롤 회로(A)의 출력신호(PRS, CE, LCK)에 의해 제1도에 도시된 모터 속도 제어회로의 동작을 설명하면 다음과 같다.The operation of the motor speed control circuit shown in FIG. 1 by the output signals PRS, CE, LCK of the signal control circuit A described above is as follows.

첫째로, 시스템 동기펄스(SS)와 동기펄스(RS)가 일치할때는 모터가 정상속도로 회전하고 있는 경우로써, 업/다운 카운터(B)는 정상모드로 동작하지만 제3(h)도 파형에서처럼 시그날 콘트롤 회로(A)로부터 래치회로(C)의 클럭단자(CLK)에 클럭신호가 인가되지 않으므로 래치회로(C)는 업 또는 다운 카운트된 데 래치하지 않고 기준전압을 래치하게 된다.First, when the system sync pulse (SS) and the sync pulse (RS) coincide, the motor is rotating at the normal speed. The up / down counter (B) operates in the normal mode, but the third (h) is similar to the waveform. Since the clock signal is not applied from the signal control circuit A to the clock terminal CLK of the latch circuit C, the latch circuit C latches the reference voltage without being latched up or down counted.

따라서, 가산기(E)는 래치(C)에서 출력된 기준전압과 모터 콘트롤궤한 기준 전압 기준데이타에 해당되는 미소전압을 가산하여 모터 콘트롤회로(F)에 인가하므로 모터(M)는 계속해서 정상회전을 하게 된다.Therefore, the adder E adds a minute voltage corresponding to the reference voltage reference data outputted from the latch C and the motor control reference voltage and applies it to the motor control circuit F, so that the motor M continues to be normal. It turns.

둘째로, 제3(a)도에서 처럼 시스템 동기펄스(SS)에 비해 동기펄스(RS)가 늦게 검출될 때는 재생시 모터 속도가 녹음시 모터속도보다 늦은 경우로써, 업/다운 카운터(B)의 업/다운단자(U/D)에 제3(c)도와 같이 하이상태 펄스가 인가되어 업카운트동작을 수행하는데, 이때, 업카운트 동작은 시스템동기펄스(SS)의 반주기동안 진행된다.Secondly, as shown in FIG. 3 (a), when the synchronous pulse RS is detected later than the system synchronous pulse SS, the motor speed at the time of reproduction is later than the motor speed at the time of recording. A high state pulse is applied to the up / down terminal U / D of FIG. 3 (c) to perform an up count operation. In this case, the up count operation is performed for half a period of the system synchronization pulse SS.

그러나, 제3(a)도에서 처럼 도중에 동기펄스(RS)가 검출되면 시그날 콘트롤회로(A)에서 제3(e)도와 같이 하이상태의 펄스를 카운터(B)의 클럭 인에이블단자(CE)에 출럭하므로 카운터(B)는 업카운트 동작을 중지한다.However, if the synchronization pulse RS is detected in the middle as shown in FIG. 3 (a), the signal control circuit A sends the high-state pulse as shown in FIG. 3 (e) to the clock enable terminal CE of the counter B. The counter B stops the up count operation because it is interrupted.

그다음, 시그날 콘트롤 회로(A)에서 제3(g)도와 같은 하이상태의 펄스를 래치회로(C)의 클럭단자(LCK)에 출력하여 동기펄스(RS)와 시스템 동기펄스(SS)의 위상차만큼 업카운트된 데이타 값을 래치회로(C)에 저장되며, 동시에 프리세트신호(PRS)(제3(e)도의 파형)가 하이상태로 되므로 업/다운 카운터(B)는 기준데이타 값으로 세트된다.Then, the signal control circuit A outputs a high state pulse as shown in FIG. 3 (g) to the clock terminal LCK of the latch circuit C, so as to match the phase difference between the synchronization pulse RS and the system synchronization pulse SS. The up counted data value is stored in the latch circuit C, and at the same time, the preset signal PRS (waveform shown in FIG. 3E) becomes high, so the up / down counter B is set to the reference data value. .

래치회로(C)에 래치된 업카운트 값은 D/A 콘버어터(D)를 통해 아날로그 전압으로 변환된 후 가산기(F)에서 미소한 콘트롤 궤환 기준전압과 합선되어 모터콘트롤회로(M)에 인가되므로 업카운트된 값만큼 더 높은 전압을 모터(M)를 구동시키므로써 모터의 회전속도를 빠르게 하여 시스템 동기펄스(SS)와 동기펄스(RS)를 일치시킨다. 마지막으로, 시스템 동기펄스(SS)에 비해 동기펄스(RS)가 빨리 검출될 때는 재생시 모터의 속도가 녹음시 모터의 속도보다 빠른 경우로써, 제3(b)도부분과 같다. 동기펄스(RS)가 검출되여 제3(f)도에서 처럼 시그날콘트롤회로(A)에서 카운터(B)의 CE 단자에 로우상태의펄스가 인가되면 업/다운 카운터(B)는 다운 카운트 동작을 수행한다. 다운 카운트하는 도중 제3(b)도 처럼 시스템 동기펄스(SS)가 검출되면 시그날 콘트롤회로(A)로부터 카운터(B)의 CE단자에 하이상태의 펄스가 인가되므로 업/다운 카운터(B)는 다운 카운트동작을 중지한다.The up count value latched in the latch circuit (C) is converted into an analog voltage through the D / A converter (D) and short-circuited with the microcontrol feedback reference voltage in the adder (F) to be applied to the motor control circuit (M). Therefore, by driving the motor (M) at a voltage higher than the up count value to increase the rotation speed of the motor to match the system sync pulse (SS) and the sync pulse (RS). Finally, when the sync pulse RS is detected faster than the system sync pulse SS, the speed of the motor at the time of reproduction is faster than the speed of the motor at the time of recording, as shown in FIG. 3 (b). When the synchronous pulse RS is detected and a low pulse is applied to the CE terminal of the counter B in the signal control circuit A as shown in FIG. 3 (f), the up / down counter B performs the down count operation. Perform. When the system sync pulse SS is detected during the down counting, as shown in FIG. 3 (b), the high / low pulse is applied from the signal control circuit A to the CE terminal of the counter B. Stop the down count operation.

그 다음, 시그날 콘트롤회로(A)로부터 제3(h)도와 같은 하이상태의 펄스가 래치회로(C)의 클럭단자(LCK)에 인가되어 래치회로(C)는 동기펄스(RS)의 시스템 동기플스(SS)의 위상차만큼 다운 카운트된 값을 래치하고, 상기와 마찬가지로 프리세트 신호(PRS)가 하이상태가 되어 카운터(B)는 기준데이타로 세트된다.Then, from the signal control circuit A, a pulse in the high state as shown in FIG. 3 (h) is applied to the clock terminal LCK of the latch circuit C so that the latch circuit C synchronizes the system of the synchronization pulse RS. A counter counted down by the phase difference of the pulse SS is latched, and the preset signal PRS becomes high as described above, so that the counter B is set to reference data.

래치회로(C)의 다운카운트된 데이타는 D/A 콘버어터(D)에 인가되어 다운된 아날로그 전압으로 변환되고, 이 전압이 가산기(E)에 인가되어 미소한 모터 콘트롤 궤한기준전압과 합산된 후 모터콘트롤회로(F)에 인가되므로 모터(M)는 다운 카운트된 값만큼 더 낮은 전압으로 모터(M)를 구동시키므로써 모터의 회전속도를 느리게 하여 시스템 동기펄스(SS)와 동기펄스(RS)를 일치시킨다.The down counted data of the latch circuit C is applied to the D / A converter D and converted into a down analog voltage, and this voltage is applied to the adder E and summed with the minute motor control limit reference voltage. After the motor is applied to the motor control circuit (F), the motor (M) drives the motor (M) at a voltage lower as the down counted value, thereby slowing down the rotation speed of the system so that the system sync pulse (SS) and the sync pulse (RS). ).

이와같이 디지탈 오디오 테이프에 데이타를 기록할 때 일정형태의 시스템 동기펄스를 데이타와 함께 테이프에 기록하여 재생시 동기펄스와 비교하여 모터의 속도를 자동으로 조절하므로써 모터의 기계적인 에러동작을 디지탈 방식에 의해 보상할 수 있어 정확하게 데이타를 재생할 수 있을 뿐만 아니라 테이프를 이용해서 기록과 재생동작을 하는 시스템에 있어서 오동작을 쉽게 정정하여 시스템을 제어할 수 있는 이점이 있다.As such, when recording data on digital audio tape, a certain type of system sync pulse is recorded on the tape along with the data, and the speed of the motor is automatically adjusted by comparing with the sync pulse during playback. Not only can the data be reproduced accurately, but also the system which performs the recording and reproducing operation using a tape has the advantage of controlling the system by easily correcting the malfunction.

Claims

시스템 동기펄스(SS), 동기펄스(RS) 및 업/다운 신호(U/D)를 입력하여 업/다운카운터(B) 클럭인에이블신호(CE), 프리세트 신호(PRS)를 출력하고 래치회로(C)에 클럭신호(LCK)를 출럭하는 시그날 콘트롤회로(A)와, 업/다운 신호(U/D), 프리세트신호(PRS) 및 클럭인에이블(CE)신호에 따라 상기 시스템 동기펄스(SS)와 동기펄스(RS)간의 위상차만큼 업/다운 카운트 동작을 수행하는 업/다운 카운트(B)와, 클럭신호(LCK)에 따라 상기 카운터(B)에서 업/다운 카운트된 데이타를 래치하는 래치회로(C)와, 래치회로 (C)를 출력인 보상된 디지탈 에러데이타를 아날로그신호 전압으로 변환하는 D/A콘버터(D)와, D/A콘버어터(D)의 출력전압과 모터 콘트롤 궤환 기준전압을 가산하는 가산기(E)와, 가산기(E)에서 출력된 보상전압을 입력하여 모터(M)를 콘트롤하는 모터 콘트롤회로(F)로 로 이루어지는 것을 특징으로하는 디지탈 오디오 테이프용 데크 구동 모터의 속도 제어회로.Input system sync pulse (SS), sync pulse (RS) and up / down signal (U / D) to output up / down counter (B) clock enable signal (CE) and preset signal (PRS) The system synchronization according to the signal control circuit A for outputting the clock signal LCK to the circuit C, the up / down signal U / D, the preset signal PRS, and the clock enable CE signal. An up / down count (B) for performing an up / down count operation by a phase difference between the pulse (SS) and the sync pulse (RS), and the data up / down counted by the counter (B) according to the clock signal (LCK). The latch circuit C for latching, the D / A converter D for converting the compensated digital error data output from the latch circuit C into analog signal voltages, and the output voltages of the D / A converter D, An adder (E) for adding the motor control feedback reference voltage, and a motor control circuit (F) for controlling the motor (M) by inputting the compensation voltage output from the adder (E). Speed control circuit of a deck drive motor for a digital audio tape, characterized in that the fall.

제2항에 있어서, 시그날 콘트롤회로(A)는 업/다운 신호(U/D)를 반전게이트(4)를 통해 D플립플롭(5)의 클럭단자(CK)에 입력하고 그 출력을 오아게이트(6,7)를 통해 리세트단자(RS)에 피이드백 시켜 플립플롭(2)과 업/다운 카운터(B)에 프리세트신호(PRS)를 출력하도록 하며, 시스템동기펄스(SS)와 동시펄스(RS)를 입력으로 하는 오아게이트(1)의 출력을 T플립플릅(2)의 클럭단자(CK)에 입력하고 상기 프리세트신호를 프리세트단자에 입력하여 업/다운 카운터(B)에 CE신호를 출력하도록 하고, D플립플롭(3)을 통해 지연된 클럭인에이블신호(CE D)와 상기 프리세트신호(PRS)를 앤드게이트(8)에 입력하여 래치회로(C)에 클럭신호(LCK)를 출럭하도록 연결되어지는 것을 특징으로하는 디지탈 오디어 테이프용 데크구동 모터의 속도 제어회로.3. The signal control circuit (A) according to claim 2, wherein the signal control circuit (A) inputs an up / down signal (U / D) to the clock terminal (CK) of the D flip-flop (5) through the inverting gate (4) and outputs its output. (6, 7) feeds back to the reset terminal (RS) to output the preset signal (PRS) to the flip-flop (2) and up / down counter (B), and simultaneously with the system synchronization pulse (SS) The output of the OR gate 1 which inputs the pulse RS is input to the clock terminal CK of the T flip-flop 2, and the preset signal is input to the preset terminal to the up / down counter B. The CE signal is outputted, and the clock enable signal CE D and the preset signal PRS which are delayed through the D flip-flop 3 are inputted to the AND gate 8 to the latch circuit C to provide the clock signal ( LCK) is a speed control circuit of a deck drive motor for digital audio tape, characterized in that connected to the outgoing.