JPH0513066U - 半導体素子収納用パツケージ - Google Patents

Abstract

(57)【要約】 【目的】 電源ノイズを充分にカットできるコンデンサ
を備えた半導体素子収納用パッケージを提供する。 【構成】 半導体素子収納用パッケージ１は、凹部３を
有する絶縁基体２と、凹部３と半導体素子１２との間に
介在するように凹部３の底面３ａに固定されたコンデン
サ２５とを備えている。コンデンサ２５は、下部電極７
及び上部電極９と、両電極に挟まれスパッタリング法に
より形成された誘電体スパッタ膜８とを有している。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、半導体素子収納用パッケージ、特に、容量素子を備えた半導体素子 収納用パッケージに関する。

【０００２】

【従来の技術】

従来、半導体素子収納用パッケージとして、電源ノイズをカットするためのコ ンデンサを搭載したものが使用されている。そのようなコンデンサとしては、平 板状のチップコンデンサが用いられる。チップコンデンサは半導体素子に対して 並列に接続されて、電源ノイズをカットする。

【０００３】

【考案が解決しようとする課題】

前記実施例のチップコンデンサでは、誘電体の厚みが大きく、そのためにコン デンサの静電容量が充分に大きくならず、電源ノイズを充分にカットできない。

【０００４】 本考案の目的は、電源ノイズを充分にカットできる容量素子を備えた半導体素 子収納用パッケージを提供することにある。

【０００５】

【課題を解決するための手段】

本考案に係る半導体素子収納用パッケージは、半導体素子固定部を有する絶縁 基体と、半導体素子固定部と半導体素子との間に介在するように半導体素子固定 部に固定された容量素子とを備えている。容量素子は、１対の電極と、電極に挟 まれ薄膜形成法により形成された誘電体膜とを有している。前記誘電体膜は例え ばＰＺＴ、すなわちＰｂ（Ｚｒ，Ｔｉ）Ｏ₃ からなる。

【０００６】

【作用】

本考案に係る半導体素子収納用パッケージでは、容量素子の誘電体膜は薄膜形 成法により形成されている。したがって、誘電体の厚みを薄くすることが可能と なり、コンデンサの静電容量が大きくなる。その結果、電源ノイズを充分にカッ トできる。

【０００７】 なお、前記誘電体膜にＰＺＴとして用いると、ＰＺＴは誘電率が高いので、よ り容量素子の静電容量が大きくなる。この結果、さらに効果的に電源ノイズをカ ットできる。

【０００８】

【実施例】

図１に、本考案の一実施例としての半導体素子収納用パッケージ１を示す。 パッケージ１において、絶縁基体２は概ね四角形の板状の部材であり、電気絶 縁材料であるアルミナセラミックから構成されている。絶縁基体２の中央部には 凹部３が形成されている。絶縁基体２内には、複数のスルーホール４が形成され ており、このスルーホール４内に導電性材料からなるメタライズ配線層５が形成 されている。メタライズ配線層５は、凹部３の底面３ａに露出した露出面５ａを 有している。また、絶縁基体２内にはメタライズ配線層５に接続された導電性材 料からなる内層配線パターン６が形成されている。この内層配線パターン６は、 凹部３の底面３ａに露出した底面露出パターン６ａと、凹部３の側面に露出した 露出パターン６ｂ，６ｃとを有している。

【０００９】 図２に示すように、底面露出パターン６ａ上には、ニッケル蒸着層からなる下 部電極７と、ＰＺＴからなる誘電体スパッタ膜８と、ニッケル−クロムと金の２ 層構造を有する蒸着層からなる上部電極９とが積層状態で形成されており、両電 極７，９と誘電体スパッタ膜８とがコンデンサ２５を形成している。このコンデ ンサ２５の容量値は、約５０〜１００ｎＦ程度に設定されている。

【００１０】 誘電体スパッタ膜８の厚さは２〜５μｍ程度である。誘電体スパッタ膜８の厚 さが薄い場合には、膜にピンホールが形成されてコンデンサとしては不良品とな る可能性がある。そのため、誘電体スパッタ膜８には１μｍ以上の厚さが必要で ある。一方、本実施例で用いられるＰＺＴは誘電率が高い（ε＝２００）ため、 膜厚を極端に薄くしなくても高い容量値が得られる。そのため、ピンホールによ る不良の発生を防止し易い。また、チップ状コンデンサに比べて、コンデンサ２ ５の高さが低いので、半導体素子収納用パッケージ１が小型になる。

【００１１】 上部電極９は、底面露出パターン６ａが形成されていない凹部３の底面３ａ上 にも連続して形成されている。これにより、上部電極９は凹部３の底面３ａに露 出したメタライズ配線層５の露出面５ａに接続されている。一方、下部電極７は 、底面露出パターン６ａを介して内層配線パターン６に電気的に接続されている 。

【００１２】 上部電極９上には、金メッキ層１０が形成されている。金メッキ層１０上には 、半導体素子１２が載置されている。半導体素子１２と金メッキ層１０との間に は金シリコン共晶合金層１１が形成されており、この金シリコン共晶合金層１１ により半導体素子１２は金メッキ層１０上に固定されている。半導体素子１２と 露出パターン６ｂ，６ｃとは、それぞれボンディングワイヤ１３ａ，１３ｂを介 して電気的に接続されている。以上の配線により、下部電極７，誘電体スパッタ 膜８及び上部電極９とからなるコンデンサ２５は、半導体素子１２の電源回路に 対して並列に接続されていることになり、これによって電源ノイズをカットでき る。

【００１３】 図１において、絶縁基体２の上面中央部には、凹部３を密封するための蓋部材 １４が配置されている。蓋部材１４は、樹脂等の封止剤１５により絶縁基体２に 固定されている。蓋部材１４が設けられた側の絶縁基体２の面には、多数のメタ ライズパッド１６が形成されている。このメタライズパッド１６は絶縁基体２内 部のメタライズ配線層５に接続されており、またこのメタライズパッド１６には 外部リード端子１７がそれぞれ固定されている。

【００１４】 次に、上述のパッケージの製造方法を説明する。 絶縁基体２は、多数個取りするために複数の絶縁基体の各外辺が接続された状 態にある原板を切断して形成される。この原板は、所定形状のセラミックグリー ンシートを複数枚重合わせて形成される。セラミックグリーンシートのスルーホ ール４にはメタライズ配線層５用の金属ペーストが注入され、またセラミックグ リーンシート内には所定の内層配線パターン６が形成されている。さらに、一方 の主面にはメタライズパッド１６用の金属ペーストが塗布され、凹部３の底面に は底面露出パターン６ａ用の金属ペーストが塗布されている。この原板の境界に 切れ目を入れて、焼成した後、各絶縁基体を切断する。

【００１５】 次に、底面露出パターン６ａ上に、ニッケルを周知の蒸着法により蒸着して下 部電極７を形成する。このとき、下部電極７が絶縁基体２の他の不要部分に形成 されないようにマスキング材を使用する。

【００１６】 次に、下部電極７上に、スパッタリング装置を用いて誘電体スパッタ膜８を形 成する。この誘電体スパッタ膜８の厚さは２〜５μｍ程度である。誘電体スパッ タ膜８の成膜中には、不必要な部分にスパッタ膜が形成されないようにマスキン グ材が使用される。

【００１７】 次に、上部電極９を絶縁基体２の凹部３内に形成する。上部電極９は、ニッケ ルクロムを周知の蒸着法により蒸着して形成する。上部電極９は、誘電体スパッ タ膜８上と、露出した凹部３の底面３ａとに連続して形成される。凹部３の底面 ３ａにおいて、上部電極９はメタライズ配線層５の露出面５ａに接続される。な お、上部電極９を蒸着する際には、絶縁基体２の他の不要部分にはマスキング材 により蒸着層が形成されないようにする。

【００１８】 次に、電解メッキ法により金メッキ層１０を形成する。金メッキ層１０は、上 部電極９、露出パターン６ｂ，６ｃ及びメタライズパッド１６の表面に形成され る。

【００１９】 次に、凹部３内の金メッキ層１０上に、高温に加熱しながら半導体素子１２を 擦り付ける。すると、金メッキ層１０と半導体素子１２との下面との間には金シ リコン共晶合金層１１が形成される。この金シリコン共晶合金層１１により、半 導体素子１２は金メッキ層１０上に固定される。さらに、半導体素子１２と露出 パターン６ｂ，６ｃは、それぞれボンディングワイヤ１３ａ，１３ｂにより電気 的に接続される。

【００２０】 以上説明したパッケージ１では、コンデンサ２５の両電極は、絶縁基体の凹部 ３内において直接メタライズ配線層５に接続されている。これにより、ボンディ ングワイヤによる接続のために上部電極９の露出スペースを大きくとる必要がな くなり、装置全体を小型化できる。また、ボンディングワイヤ１３ａ，１３ｂが 短くて済むので、ボンディングワイヤが長くなりすぎ互いにショートするという ような不具合は生じない。しかも、配線部のインダクタンスを小さくできる。

【００２１】 〔他の実施例〕 （ａ） 前記実施例においては、誘電体スパッタ膜８をスパッタリング法により 形成したが、他の薄膜形成法で形成しても良い。

【００２２】 （ｂ） 前記実施例では、絶縁基板２は凹部３を有していたが、本考案を凹部を 有しない半導体素子収納用パッケージに用いても良い。

【００２３】 （ｃ） 前記実施例では、半導体素子がワイヤボンディングを介してメタライズ 配線層及び内層配線パターンに接続されていたが、ワイヤボンディングを用いず に接続する半導体素子収納用パッケージに、本考案を採用しても良い。

【００２４】

【考案の効果】

本考案に係る半導体素子収納用パッケージでは、容量素子の１対の電極に挟ま れた誘電体膜は、薄膜形成法により形成されている。そのため、誘電体の厚さを 薄くして容量素子の静電容量を大きく設定できるようになり、電源ノイズを充分 にカットできる。 また、前記誘電体膜にＰＺＴを用いると、ＰＺＴは誘電率が高いために、容量 素子の静電容量がさらに大きくなる。したがって、前記効果に加え、より効果的 に電源ノイズを除去できる。

【図面の簡単な説明】

【図１】本考案の一実施例を採用した半導体素子収納用
パッケージの縦断面図。

【図２】図１の拡大部分図。

【符号の説明】

１ 半導体素子収納用パッケージ ２ 絶縁基体 ３ 凹部 ７ 下部電極 ８ 誘電体スパッタ膜 ９ 上部電極 １２ 半導体素子 ２５ コンデンサ

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】半導体素子固定部を有する絶縁基体と、前
   記半導体素子固定部と半導体素子との間に介在するよう
   に前記半導体素子固定部に固定された容量素子とを備え
   た半導体素子収納用パッケージにおいて、 前記容量素子は、１対の電極と、前記電極に挟まれ薄膜
   形成法により形成された誘電体膜とを有することを特徴
   とする半導体素子収納用パッケージ。
2. 【請求項２】前記誘電体はＰＺＴからなる、請求項１に
   記載の半導体素子収納用パッケージ。