JPH05129593A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05129593A JPH05129593A JP28780591A JP28780591A JPH05129593A JP H05129593 A JPH05129593 A JP H05129593A JP 28780591 A JP28780591 A JP 28780591A JP 28780591 A JP28780591 A JP 28780591A JP H05129593 A JPH05129593 A JP H05129593A
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Abstract
(57)【要約】
【構成】 サイドウォールが形成されたゲート電極がゲ
ート酸化膜を介して配設されている半導体基板のソース
／ドレイン領域となる部分に、酸化膜を介して不純物を
イオン注入して第１の熱処理を行う工程、半導体基板上
の酸化膜を除去した後、シリサイド膜を積層してコンタ
クトパッドを形成する工程、しかる後、第２の熱処理を
行う工程を含む半導体装置の製造方法。 【効果】 酸化膜を通してイオン注入された半導体基板
に生じる挿入型の欠陥を、シリサイドを半導体基板上に
直接堆積させ、高温処理を行うことにより、消失させる
ことができる。また、そのシリサイドをビットラインの
コンタクトパッドとして利用することにより、ステップ
カバレージを改善することができる。従って、リーク電
流を低下させることが可能となるとともに、信頼性の高
い半導体装置を歩留りよく製造することが可能となる。
ート酸化膜を介して配設されている半導体基板のソース
／ドレイン領域となる部分に、酸化膜を介して不純物を
イオン注入して第１の熱処理を行う工程、半導体基板上
の酸化膜を除去した後、シリサイド膜を積層してコンタ
クトパッドを形成する工程、しかる後、第２の熱処理を
行う工程を含む半導体装置の製造方法。 【効果】 酸化膜を通してイオン注入された半導体基板
に生じる挿入型の欠陥を、シリサイドを半導体基板上に
直接堆積させ、高温処理を行うことにより、消失させる
ことができる。また、そのシリサイドをビットラインの
コンタクトパッドとして利用することにより、ステップ
カバレージを改善することができる。従って、リーク電
流を低下させることが可能となるとともに、信頼性の高
い半導体装置を歩留りよく製造することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＭＯＳ型半導体装置の製造方法に関
する。
関し、より詳細にはＭＯＳ型半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来のＬＤＤ（Lightly Doped Drain)構
造を有するＭＯＳ型メモリセルの製造方法を図２に基づ
いて説明する。まず、Ｐ型のシリコン基板（１１）上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保した後、ゲ
ート酸化膜としてＳｉＯ2 膜（１２）が形成された素子
形成領域上に３５００〜４０００Åの厚さのポリシリコ
ンからなるゲート電極（１３）を形成し、ＣＶＤ法でＳ
ｉＯ2 膜を２５００〜３５００Åの厚さで堆積させ、ゲ
ート電極（１３）に、ＳｉＯ2 からなるサイドウォール
（１４）を反応性イオンエッチング（ＲＩＥ）法及びＨ
Ｆウェットエッチング法によって形成するとともに、シ
リコン基板（１１）上に約１００〜４００ÅのＳｉＯ2
膜（２１）を形成する。
造を有するＭＯＳ型メモリセルの製造方法を図２に基づ
いて説明する。まず、Ｐ型のシリコン基板（１１）上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保した後、ゲ
ート酸化膜としてＳｉＯ2 膜（１２）が形成された素子
形成領域上に３５００〜４０００Åの厚さのポリシリコ
ンからなるゲート電極（１３）を形成し、ＣＶＤ法でＳ
ｉＯ2 膜を２５００〜３５００Åの厚さで堆積させ、ゲ
ート電極（１３）に、ＳｉＯ2 からなるサイドウォール
（１４）を反応性イオンエッチング（ＲＩＥ）法及びＨ
Ｆウェットエッチング法によって形成するとともに、シ
リコン基板（１１）上に約１００〜４００ÅのＳｉＯ2
膜（２１）を形成する。
【０００３】次いで、ゲート電極（１３）をマスクとし
てソース／ドレイン領域（１６）となる領域にＳｉＯ2
膜（２１）を介してＡｓ等のＮ型不純物のイオン注入を
行う（図２（ａ））。そして、ソース／ドレイン領域
（１６）の不純物を拡散させるため、例えば、８００℃
の温度で１時間の第１の熱処理を行う。
てソース／ドレイン領域（１６）となる領域にＳｉＯ2
膜（２１）を介してＡｓ等のＮ型不純物のイオン注入を
行う（図２（ａ））。そして、ソース／ドレイン領域
（１６）の不純物を拡散させるため、例えば、８００℃
の温度で１時間の第１の熱処理を行う。
【０００４】その後、ソース／ドレイン領域（１６）の
外方拡散を抑制するためにＳｉＯ2 膜（２１）上にＮＳ
Ｇ膜（１７）を堆積し、その上にＮＳＧ膜（１７）上の
層間段差を少なくするためにＢＰＳＧ膜（１８）を堆積
して、例えば９５０℃で３０分間の第２の熱処理を行
い、ソース／ドレイン領域（１６）を形成する。そして
ソース／ドレイン領域（１６）上方にコンタクトホール
（２２）をフォトエッチング工程で開口し、第１配線層
となる、たとえばＡｌＳｉ（１９）を堆積してビットラ
インを形成する（図２（ｂ））。
外方拡散を抑制するためにＳｉＯ2 膜（２１）上にＮＳ
Ｇ膜（１７）を堆積し、その上にＮＳＧ膜（１７）上の
層間段差を少なくするためにＢＰＳＧ膜（１８）を堆積
して、例えば９５０℃で３０分間の第２の熱処理を行
い、ソース／ドレイン領域（１６）を形成する。そして
ソース／ドレイン領域（１６）上方にコンタクトホール
（２２）をフォトエッチング工程で開口し、第１配線層
となる、たとえばＡｌＳｉ（１９）を堆積してビットラ
インを形成する（図２（ｂ））。
【０００５】
【発明が解決しようとする課題】微細ＭＯＳ型トランジ
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域（１６）の結晶欠陥（２０）の存在が
あげられるが、上記した半導体装置の製造方法において
は、イオン注入がＳｉＯ2 膜（２１）を通して行われる
ので、注入されるイオンがＳｉＯ2 膜（２１）を通過す
る際に、ＳｉＯ2 膜（２１）中の酸素原子が反跳されて
注入イオンとともにシリコン基板（１１）に打ち込まれ
ることとなり、シリコン基板（１１）に打ち込まれた酸
素はシリコン基板（１１）内に結晶欠陥（２０）を発生
させるという課題があった。
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域（１６）の結晶欠陥（２０）の存在が
あげられるが、上記した半導体装置の製造方法において
は、イオン注入がＳｉＯ2 膜（２１）を通して行われる
ので、注入されるイオンがＳｉＯ2 膜（２１）を通過す
る際に、ＳｉＯ2 膜（２１）中の酸素原子が反跳されて
注入イオンとともにシリコン基板（１１）に打ち込まれ
ることとなり、シリコン基板（１１）に打ち込まれた酸
素はシリコン基板（１１）内に結晶欠陥（２０）を発生
させるという課題があった。
【０００６】また、この結晶欠陥（２０）はその後の熱
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという課題もあった。本
発明はこのような課題を鑑みなされたものであり、結晶
欠陥を発生させることなく、歩留りの高い半導体装置の
製造方法を提供することを目的としている。
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという課題もあった。本
発明はこのような課題を鑑みなされたものであり、結晶
欠陥を発生させることなく、歩留りの高い半導体装置の
製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース／ドレイン領域となる部分に、酸化膜を
介して不純物をイオン注入して第１の熱処理を行う工
程、半導体基板上の酸化膜を除去した後、シリサイド膜
を積層してコンタクトパッドを形成する工程、しかる
後、第２の熱処理を行う工程を含むことを特徴としてい
る。
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース／ドレイン領域となる部分に、酸化膜を
介して不純物をイオン注入して第１の熱処理を行う工
程、半導体基板上の酸化膜を除去した後、シリサイド膜
を積層してコンタクトパッドを形成する工程、しかる
後、第２の熱処理を行う工程を含むことを特徴としてい
る。
【０００８】本発明においては、半導体基板（例えば、
シリコン基板）に予めゲート酸化膜（例えばＳｉＯ
2 膜）を介して、サイドウォールが形成されてゲート電
極が形成されている。そして、この半導体基板は、上記
のゲート電極の部分を含む全面に酸化膜（例えばＳｉＯ
2 膜）が形成される。この酸化膜を介して半導体基板の
ソース／ドレイン領域となる部分に不純物であるＡｓ、
Ｐ等のイオン注入が、公知の方法によって行われる。
シリコン基板）に予めゲート酸化膜（例えばＳｉＯ
2 膜）を介して、サイドウォールが形成されてゲート電
極が形成されている。そして、この半導体基板は、上記
のゲート電極の部分を含む全面に酸化膜（例えばＳｉＯ
2 膜）が形成される。この酸化膜を介して半導体基板の
ソース／ドレイン領域となる部分に不純物であるＡｓ、
Ｐ等のイオン注入が、公知の方法によって行われる。
【０００９】その後、本発明ではこの不純物をソース／
ドレイン領域に拡散させるために、第１の熱処理が行わ
れる。この第１の熱処理は約７５０〜８５０℃の温度範
囲で、３０〜６０分間程度行うことによって達すること
ができる。そして、半導体基板の酸化膜を公知の方法に
よって除去したのち、シリサイド膜を積層してコンタク
トパッドを形成する。コンタクトパッドとして形成する
シリサイドにはＭｏＳｉ2 、ＷＳｉ2 、ＴｉＳｉ2 を使
用することができ、スパッタリング法等の公知の方法
で、ＷＳｉ膜を３００〜８００Å積層するのが好まし
い。そしてしかる後、第２の熱処理を行う。第２の熱処
理としては、約８００〜９００℃、１０〜３０分間行う
ことによって、欠陥のない不純物拡散領域を形成するこ
とができる。
ドレイン領域に拡散させるために、第１の熱処理が行わ
れる。この第１の熱処理は約７５０〜８５０℃の温度範
囲で、３０〜６０分間程度行うことによって達すること
ができる。そして、半導体基板の酸化膜を公知の方法に
よって除去したのち、シリサイド膜を積層してコンタク
トパッドを形成する。コンタクトパッドとして形成する
シリサイドにはＭｏＳｉ2 、ＷＳｉ2 、ＴｉＳｉ2 を使
用することができ、スパッタリング法等の公知の方法
で、ＷＳｉ膜を３００〜８００Å積層するのが好まし
い。そしてしかる後、第２の熱処理を行う。第２の熱処
理としては、約８００〜９００℃、１０〜３０分間行う
ことによって、欠陥のない不純物拡散領域を形成するこ
とができる。
【００１０】
【作用】上記した方法によれば、酸化膜を介してソース
／ドレイン領域にイオン注入した際に半導体基板内に生
じる挿入型の積層欠陥等の結晶欠陥を、シリサイドを半
導体基板上に直接堆積させ、第２の処理を行うことによ
り消失させるものである。つまり、シリサイドであるＷ
Ｓｉ膜は半導体基板であるシリコン基板上で引っ張り応
力を受けるが、その応力を緩和するためにＳｉ／ＷＳｉ
界面において、Ｓｉ原子が半導体基板からＷＳｉ膜内に
導入されることとなり、空孔がシリコン基板に強制的に
導入されて欠陥のない不純物拡散領域が形成されること
となる。
／ドレイン領域にイオン注入した際に半導体基板内に生
じる挿入型の積層欠陥等の結晶欠陥を、シリサイドを半
導体基板上に直接堆積させ、第２の処理を行うことによ
り消失させるものである。つまり、シリサイドであるＷ
Ｓｉ膜は半導体基板であるシリコン基板上で引っ張り応
力を受けるが、その応力を緩和するためにＳｉ／ＷＳｉ
界面において、Ｓｉ原子が半導体基板からＷＳｉ膜内に
導入されることとなり、空孔がシリコン基板に強制的に
導入されて欠陥のない不純物拡散領域が形成されること
となる。
【００１１】また、半導体基板上に直接堆積させるシリ
サイドを、ビットラインのコンタクトパッドに利用する
ことで、ステップカバレージが改善されることとなる。
サイドを、ビットラインのコンタクトパッドに利用する
ことで、ステップカバレージが改善されることとなる。
【００１２】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図１に基づいて説明する。まず、シリコン基板（１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてＳｉＯ2 膜（２）を積層したのち、こ
の素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（３）を形成する。そし
て、ゲート電極（３）上にＣＶＤ法で酸化膜としてＳｉ
Ｏ2 膜を２５００〜３５００Åの厚さで堆積させ、ゲー
ト電極（３）にＳｉＯ2 からなるサイドウォール（４）
を反応性イオンエッチング（ＲＩＥ）法及びＨＦウェッ
トエッチング法によって形成するとともに、シリコン基
板（１）上に約１００〜４００ÅのＳｉＯ2 膜を形成す
る。次いで、ゲート電極（３）をマスクとしてソース／
ドレイン領域（９）となる領域に、ＳｉＯ2 膜を介して
Ａｓ等の不純物を８０ＫｅＶ、５×１０15ｉｏｎｓ／ｃ
ｍ2 でイオン注入してソース／ドレイン領域（９）を形
成する（図１（ａ））。そして、生成したソース／ドレ
イン領域（９）の不純物を拡散させるため、例えば、８
００℃の温度で１時間の第１の熱処理を行う。
を図１に基づいて説明する。まず、シリコン基板（１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてＳｉＯ2 膜（２）を積層したのち、こ
の素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（３）を形成する。そし
て、ゲート電極（３）上にＣＶＤ法で酸化膜としてＳｉ
Ｏ2 膜を２５００〜３５００Åの厚さで堆積させ、ゲー
ト電極（３）にＳｉＯ2 からなるサイドウォール（４）
を反応性イオンエッチング（ＲＩＥ）法及びＨＦウェッ
トエッチング法によって形成するとともに、シリコン基
板（１）上に約１００〜４００ÅのＳｉＯ2 膜を形成す
る。次いで、ゲート電極（３）をマスクとしてソース／
ドレイン領域（９）となる領域に、ＳｉＯ2 膜を介して
Ａｓ等の不純物を８０ＫｅＶ、５×１０15ｉｏｎｓ／ｃ
ｍ2 でイオン注入してソース／ドレイン領域（９）を形
成する（図１（ａ））。そして、生成したソース／ドレ
イン領域（９）の不純物を拡散させるため、例えば、８
００℃の温度で１時間の第１の熱処理を行う。
【００１３】その後、ゲート電極（３）及びシリコン基
板（１）上のＳｉＯ2 膜を除去し、ＷＳｉ膜を、例えば
スパッタリング法により８００Å程度積層させ、さらに
このＷＳｉ膜をフォトエッチング法によりコンタクトパ
ッド（５）に形成する（図１（ａ））。そして、ゲート
電極（３）及びコンタクトパッド（５）上にＮＳＧ膜
（６）を堆積し、その上にＮＳＧ膜（６）上の層間段差
を少なくするためにＢＰＳＧ膜（７）を堆積して、例え
ば９５０℃で３０分間の第２の熱処理を行い、ソース／
ドレイン領域（９）を形成する。次いで、コンタクトパ
ッド（５）上方のＮＳＧ膜（６）及びＢＰＳＧ膜（７）
にコンタクトホール（１０）を、フォトエッチング工程
で開口し、第１配線層となる、たとえばＡｌＳｉを
（８）を堆積してビットラインを形成する（図１
（ｂ））。
板（１）上のＳｉＯ2 膜を除去し、ＷＳｉ膜を、例えば
スパッタリング法により８００Å程度積層させ、さらに
このＷＳｉ膜をフォトエッチング法によりコンタクトパ
ッド（５）に形成する（図１（ａ））。そして、ゲート
電極（３）及びコンタクトパッド（５）上にＮＳＧ膜
（６）を堆積し、その上にＮＳＧ膜（６）上の層間段差
を少なくするためにＢＰＳＧ膜（７）を堆積して、例え
ば９５０℃で３０分間の第２の熱処理を行い、ソース／
ドレイン領域（９）を形成する。次いで、コンタクトパ
ッド（５）上方のＮＳＧ膜（６）及びＢＰＳＧ膜（７）
にコンタクトホール（１０）を、フォトエッチング工程
で開口し、第１配線層となる、たとえばＡｌＳｉを
（８）を堆積してビットラインを形成する（図１
（ｂ））。
【００１４】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、シリサイドを半導体基板上に直接堆積させ、第２
の熱処理を行うことにより、空孔を半導体基板に強制的
に導入して、半導体基板内に生じる挿入型の積層欠陥等
の結晶欠陥を消失させることができる。また、半導体基
板上に堆積したシリサイドをビットラインのコンタクト
パッドとして利用することにより、ステップカバレージ
を改善することができる。
れば、シリサイドを半導体基板上に直接堆積させ、第２
の熱処理を行うことにより、空孔を半導体基板に強制的
に導入して、半導体基板内に生じる挿入型の積層欠陥等
の結晶欠陥を消失させることができる。また、半導体基
板上に堆積したシリサイドをビットラインのコンタクト
パッドとして利用することにより、ステップカバレージ
を改善することができる。
【００１５】従って、欠陥のない不純物拡散領域が形成
でき、リーク電流を低下させることが可能となるととも
に、信頼性の高い半導体装置を歩留りよく製造すること
が可能となる。
でき、リーク電流を低下させることが可能となるととも
に、信頼性の高い半導体装置を歩留りよく製造すること
が可能となる。
【図１】本発明に係わる半導体装置の製造方法の実施例
を示す腰部の概略断面図である。
を示す腰部の概略断面図である。
【図２】従来の半導体装置の製造方法の製造工程を示す
腰部の概略断面図である。
腰部の概略断面図である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（ゲート酸化膜） ３ ゲート電極 ４ サイドウォール ５ コンタクトパッド ９ ソース／ドレイン領域
Claims (1)
- 【請求項１】 サイドウォールが形成されたゲート電極
がゲート酸化膜を介して配設されている半導体基板のソ
ース／ドレイン領域となる部分に、酸化膜を介して不純
物をイオン注入して第１の熱処理を行う工程、半導体基
板上の酸化膜を除去した後、シリサイド膜を積層してコ
ンタクトパッドを形成する工程、しかる後、第２の熱処
理を行う工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28780591A JPH05129593A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28780591A JPH05129593A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129593A true JPH05129593A (ja) | 1993-05-25 |
Family
ID=17721983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28780591A Pending JPH05129593A (ja) | 1991-11-01 | 1991-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129593A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199030B2 (en) | 2002-10-07 | 2007-04-03 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154784A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | 半導体装置 |
| JPS62177969A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH02156542A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-11-01 JP JP28780591A patent/JPH05129593A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154784A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | 半導体装置 |
| JPS62177969A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH02156542A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199030B2 (en) | 2002-10-07 | 2007-04-03 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
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