JP2774019B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2774019B2 JP2774019B2 JP14768292A JP14768292A JP2774019B2 JP 2774019 B2 JP2774019 B2 JP 2774019B2 JP 14768292 A JP14768292 A JP 14768292A JP 14768292 A JP14768292 A JP 14768292A JP 2774019 B2 JP2774019 B2 JP 2774019B2
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。さらに詳しくは、結晶欠陥の少いソース・
ドレインでＭＯＳ形トランジスタを形成することからな
る半導体装置の製造方法に関する。ことにＭＯＳ形メモ
リ装置の製造に用いられる。
法に関する。さらに詳しくは、結晶欠陥の少いソース・
ドレインでＭＯＳ形トランジスタを形成することからな
る半導体装置の製造方法に関する。ことにＭＯＳ形メモ
リ装置の製造に用いられる。
【０００２】
【従来の技術】従来の半導体装置は、図２に示すように
ａ）ゲート酸化膜１２を介してゲート電極１３が形成さ
れたシリコン基板１１上に、ＣＶＤ法によってＳｉＯ2
膜をＲＩＥとＨＦ水溶液を用いて処理することによって
ゲート電極の両側にＳｉＯ2 の側壁を形成すると共にソ
ース・ドレインを形成する領域に膜厚約１００〜４００
ÅのＳｉＯ2 膜を残す工程と、ｂ）ソース・ドレインを
形成する領域に、Ａｓイオンの注入を行い８００℃で約
１時間熱処理しＡｓを拡散させる工程と、ｃ）ソース・
ドレインを形成する領域のＡｓを基板外へ拡散するのを
防ぐために、この上にＮＳＧ（ノンドープシリケートガ
ラス）膜を堆積し、更にＮＳＧ膜の段差を小さくするた
めにＢＰＳＧ膜を堆積しこの基板を９５０℃で３０分間
熱処理をして拡散領域のソース・ドレインを形成する工
程と、ｄ）ＢＰＳＧ膜とＮＳＧ膜の所定領域にコンタク
ト穴を開孔、タングステン層を埋設しこの上に配線層を
形成して製造されている。
ａ）ゲート酸化膜１２を介してゲート電極１３が形成さ
れたシリコン基板１１上に、ＣＶＤ法によってＳｉＯ2
膜をＲＩＥとＨＦ水溶液を用いて処理することによって
ゲート電極の両側にＳｉＯ2 の側壁を形成すると共にソ
ース・ドレインを形成する領域に膜厚約１００〜４００
ÅのＳｉＯ2 膜を残す工程と、ｂ）ソース・ドレインを
形成する領域に、Ａｓイオンの注入を行い８００℃で約
１時間熱処理しＡｓを拡散させる工程と、ｃ）ソース・
ドレインを形成する領域のＡｓを基板外へ拡散するのを
防ぐために、この上にＮＳＧ（ノンドープシリケートガ
ラス）膜を堆積し、更にＮＳＧ膜の段差を小さくするた
めにＢＰＳＧ膜を堆積しこの基板を９５０℃で３０分間
熱処理をして拡散領域のソース・ドレインを形成する工
程と、ｄ）ＢＰＳＧ膜とＮＳＧ膜の所定領域にコンタク
ト穴を開孔、タングステン層を埋設しこの上に配線層を
形成して製造されている。
【０００３】
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法は、イオン注入時にＳｉＯ2 膜中の酸素がイ
オンとともにシリコン基板に打ち込まれるため、シリコ
ン基板（ソース・ドレイン領域）に結晶欠陥が発生し、
この欠陥は、その後の熱処理でも消失しないため半導体
装置の電気的リークの原因となり、製造歩留まりが低下
するという問題がある。
の製造方法は、イオン注入時にＳｉＯ2 膜中の酸素がイ
オンとともにシリコン基板に打ち込まれるため、シリコ
ン基板（ソース・ドレイン領域）に結晶欠陥が発生し、
この欠陥は、その後の熱処理でも消失しないため半導体
装置の電気的リークの原因となり、製造歩留まりが低下
するという問題がある。
【０００４】この発明は、上記問題を解決するためにな
されたものであって、ソース・ドレインに結晶欠陥の発
生がなく、電気的リークが少なく製造歩留の高い半導体
装置の製造方法を提供しようとするものである。
されたものであって、ソース・ドレインに結晶欠陥の発
生がなく、電気的リークが少なく製造歩留の高い半導体
装置の製造方法を提供しようとするものである。
【０００５】
【課題を解決するための手段】この発明によれば、ａ）
ゲート酸化膜を介してゲート電極が形成されたシリコン
基板上に、ＳｉＯ2 膜を積層し、エッチバックを行うこ
とによってゲート電極に隣接する側壁を形成すると共に
ソース・ドレインを形成する領域のシリコン基板を露出
させる工程と、ｂ）全面にポリシリコン層を積層し、こ
の上からポリシリコン層とソース・ドレインを形成する
領域に不純物を注入する工程と、ｃ）この基板を窒素系
ガス雰囲気中で加熱する工程とｄ）上記加熱によって形
成されたポリシリコン層上部のＳｉＮ層を除去した後ポ
リシリコン層を所定パターンにエッチングする工程と、
ｅ）全面に層間絶縁膜を積層し、ポリシリコン層に達す
るコンタクト穴を開孔し、コンタクト穴に配線材料を埋
設しこの上に配線層を形成する工程、とからなる半導体
装置の製造方法が提供される。
ゲート酸化膜を介してゲート電極が形成されたシリコン
基板上に、ＳｉＯ2 膜を積層し、エッチバックを行うこ
とによってゲート電極に隣接する側壁を形成すると共に
ソース・ドレインを形成する領域のシリコン基板を露出
させる工程と、ｂ）全面にポリシリコン層を積層し、こ
の上からポリシリコン層とソース・ドレインを形成する
領域に不純物を注入する工程と、ｃ）この基板を窒素系
ガス雰囲気中で加熱する工程とｄ）上記加熱によって形
成されたポリシリコン層上部のＳｉＮ層を除去した後ポ
リシリコン層を所定パターンにエッチングする工程と、
ｅ）全面に層間絶縁膜を積層し、ポリシリコン層に達す
るコンタクト穴を開孔し、コンタクト穴に配線材料を埋
設しこの上に配線層を形成する工程、とからなる半導体
装置の製造方法が提供される。
【０００６】この発明においては、ａ）ゲート酸化膜を
介してゲート電極が形成されたシリコン基板上に、Ｓｉ
Ｏ2 膜を積層し、エッチバックを行うことによってゲー
ト電極に隣接する側壁を形成すると共にソース・ドレイ
ンを形成する領域のシリコン基板のシリコン基板を露出
させる。ＳｉＯ2 膜は、通常ＣＶＤ法によって形成され
る。
介してゲート電極が形成されたシリコン基板上に、Ｓｉ
Ｏ2 膜を積層し、エッチバックを行うことによってゲー
ト電極に隣接する側壁を形成すると共にソース・ドレイ
ンを形成する領域のシリコン基板のシリコン基板を露出
させる。ＳｉＯ2 膜は、通常ＣＶＤ法によって形成され
る。
【０００７】上記エッチバックは、公知の方法を用いる
ことができ、例えばＲＩＥ法、ＲＩＥ法とＨＦ溶液処理
法とを組合せる方法等を挙げることができる。上記側壁
は、ＬＤＤ（ligutly doped drain)を形成するためのも
のであって、上記エッチバックによって形成される。上
記シリコン基板の露出は、この上に積層するポリシリコ
ン層とシリコン基板中のソース・ドレインとを電気的に
接続するためのものである。
ことができ、例えばＲＩＥ法、ＲＩＥ法とＨＦ溶液処理
法とを組合せる方法等を挙げることができる。上記側壁
は、ＬＤＤ（ligutly doped drain)を形成するためのも
のであって、上記エッチバックによって形成される。上
記シリコン基板の露出は、この上に積層するポリシリコ
ン層とシリコン基板中のソース・ドレインとを電気的に
接続するためのものである。
【０００８】この発明においては、ｂ）全面にポリシリ
コン層を積層し、この上からポリシリコン層とソース・
ドレインを形成する領域に不純物を注入し拡散する。上
記ポリシリコン層は、この上方から不純物イオンを照射
してポリシリコン層とシリコン基板内へイオン注入する
際に、ソース・ドレインを形成する領域に汚染物が導入
されないようにシリコン基板を保護すると共にイオン注
入によって発生したソース・ドレイン領域の結晶欠陥を
解消するためのものであり、公知の方法によって通常２
００〜４００Åの膜厚になるように積層される。
コン層を積層し、この上からポリシリコン層とソース・
ドレインを形成する領域に不純物を注入し拡散する。上
記ポリシリコン層は、この上方から不純物イオンを照射
してポリシリコン層とシリコン基板内へイオン注入する
際に、ソース・ドレインを形成する領域に汚染物が導入
されないようにシリコン基板を保護すると共にイオン注
入によって発生したソース・ドレイン領域の結晶欠陥を
解消するためのものであり、公知の方法によって通常２
００〜４００Åの膜厚になるように積層される。
【０００９】上記不純物は、ソース・ドレインを形成す
る領域及びこの上のポリシリコン層を導電性にするため
のものであって、ｎ形の導電性にする場合は通常Ｐ、Ａ
ｓ又はＳｂが用いられｐ形の導電性にする場合は通常
Ｂ、ＢＦ2 又はＩｎが用いられる。この不純物の注入に
よって、ソース・ドレインを形成する領域及びポリシリ
コン層に結晶欠陥が発生する。
る領域及びこの上のポリシリコン層を導電性にするため
のものであって、ｎ形の導電性にする場合は通常Ｐ、Ａ
ｓ又はＳｂが用いられｐ形の導電性にする場合は通常
Ｂ、ＢＦ2 又はＩｎが用いられる。この不純物の注入に
よって、ソース・ドレインを形成する領域及びポリシリ
コン層に結晶欠陥が発生する。
【００１０】この発明においては、ｃ）この基板を窒素
系ガス雰囲気中で加熱する。上記窒素系ガスは、ポリシ
リコン層の上部を窒化してＳｉＮ膜に変換するためのも
のであって、例えばＮＨ3 ガス等を用いることができ
る。上記加熱は、この窒化を促進するためのものであ
る。この窒化によって、ポリシリコン層及びシリコン基
板中のＳｉ原子がＳｉＮ層の方向に移動してソース・ド
レインの結晶欠陥が解消される。
系ガス雰囲気中で加熱する。上記窒素系ガスは、ポリシ
リコン層の上部を窒化してＳｉＮ膜に変換するためのも
のであって、例えばＮＨ3 ガス等を用いることができ
る。上記加熱は、この窒化を促進するためのものであ
る。この窒化によって、ポリシリコン層及びシリコン基
板中のＳｉ原子がＳｉＮ層の方向に移動してソース・ド
レインの結晶欠陥が解消される。
【００１１】この発明においては、ｄ）上記加熱によっ
て形成されたポリシリコン層上部のＳｉＮ層を除去した
後ポリシリコン層を所定パターンにエッチングする。Ｓ
ｉＮの除去は、公知の方法によって行うことができる。
所定パターンは、ソース・ドレインと後工程で形成され
る配線層とを電気的に接続するようにコンタクトを形成
する領域にポリシリコン層を残して形成される。
て形成されたポリシリコン層上部のＳｉＮ層を除去した
後ポリシリコン層を所定パターンにエッチングする。Ｓ
ｉＮの除去は、公知の方法によって行うことができる。
所定パターンは、ソース・ドレインと後工程で形成され
る配線層とを電気的に接続するようにコンタクトを形成
する領域にポリシリコン層を残して形成される。
【００１２】この発明においては、ｅ）全面に層間絶縁
膜を積層し、ポリシリコン層に達するコンタクト穴を開
孔し、コンタクト穴に配線材料を埋設しこの上に配線層
を形成して半導体装置が製造される。配線材料として
は、例えばタングステン等が用いられる。
膜を積層し、ポリシリコン層に達するコンタクト穴を開
孔し、コンタクト穴に配線材料を埋設しこの上に配線層
を形成して半導体装置が製造される。配線材料として
は、例えばタングステン等が用いられる。
【００１３】
【作用】ポリシリコン層の上部を加熱下で窒化すること
により窒化領域（ＳｉＮ層）の結晶構造に空位を生じ、
この空位にポリシリコン層及びソース・ドレイン領域の
Ｓｉ原子が移動してポリシリコン層及びソース・ドレイ
ン領域の結晶欠陥が解消される。
により窒化領域（ＳｉＮ層）の結晶構造に空位を生じ、
この空位にポリシリコン層及びソース・ドレイン領域の
Ｓｉ原子が移動してポリシリコン層及びソース・ドレイ
ン領域の結晶欠陥が解消される。
【００１４】
【実施例】シリコン基板１上に、常法によってゲート酸
化膜２を介してゲート電極３を形成しこの上にＮＳＧ層
（ノンドープトシリケートガラス）を形成してゲート電
極の段差を緩和する。更にこの上にＣＶＤ法によってＳ
ｉＯ2 膜を積層しゲート電極上とゲート電極側面上を残
すようにＲＩＥ法及びフッ酸溶液処理によってエッチン
グする。このエッチングによってゲート電極の側壁５が
形成されシリコン基板の所定の表面が露出される。
化膜２を介してゲート電極３を形成しこの上にＮＳＧ層
（ノンドープトシリケートガラス）を形成してゲート電
極の段差を緩和する。更にこの上にＣＶＤ法によってＳ
ｉＯ2 膜を積層しゲート電極上とゲート電極側面上を残
すようにＲＩＥ法及びフッ酸溶液処理によってエッチン
グする。このエッチングによってゲート電極の側壁５が
形成されシリコン基板の所定の表面が露出される。
【００１５】次にこの上に膜厚３００Åのポリシリコン
層４を積層し、この上からシリコン基板中に８０ＫｅＶ
のＡｓイオンを３×１０15ions/cm2の濃度となるように
ソース・ドレインのイオン注入を行う。次にＮＨ3 ガス
雰囲気中で基板を加熱してポリシリコン層を窒化させる
と共にソース・ドレインの結晶欠陥を解消させる。
層４を積層し、この上からシリコン基板中に８０ＫｅＶ
のＡｓイオンを３×１０15ions/cm2の濃度となるように
ソース・ドレインのイオン注入を行う。次にＮＨ3 ガス
雰囲気中で基板を加熱してポリシリコン層を窒化させる
と共にソース・ドレインの結晶欠陥を解消させる。
【００１６】この後上記窒化によって形成されたＳｉＮ
膜６を除去し、ポリシリコン層ＭＲコンタクト領域を残
してエッチングし、層間絶縁膜７を形成後コンタクト穴
を開孔して選択Ｗ法のタングステン層８で導通を取りエ
ッチバック後、ＭＲ配線９を形成する。この配線形成で
は、アスペクト比の高いコンタクトでもポリシリコン層
のバリヤとタングステン層８によって、特性のよいコン
タクトとＭＲ配線の形成が可能となる。
膜６を除去し、ポリシリコン層ＭＲコンタクト領域を残
してエッチングし、層間絶縁膜７を形成後コンタクト穴
を開孔して選択Ｗ法のタングステン層８で導通を取りエ
ッチバック後、ＭＲ配線９を形成する。この配線形成で
は、アスペクト比の高いコンタクトでもポリシリコン層
のバリヤとタングステン層８によって、特性のよいコン
タクトとＭＲ配線の形成が可能となる。
【００１７】
【発明の効果】この発明によれば、不純物注入時のコン
タミが押えられ、ソース・ドレイン領域に結晶欠陥がな
く、リーク電流が低く、歩留まりが向上し、アスペクト
比の高いコンタクトでも特性が高い半導体装置の製造方
法を提供することが可能である。
タミが押えられ、ソース・ドレイン領域に結晶欠陥がな
く、リーク電流が低く、歩留まりが向上し、アスペクト
比の高いコンタクトでも特性が高い半導体装置の製造方
法を提供することが可能である。
【図１】この発明の実施例で作製した半導体装置の製造
工程説明図である。
工程説明図である。
【図２】従来の半導体装置の製造工程説明図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ ポリシリコン層 ５ 側壁 ６ ＳｉＮ膜 ７ 層間絶縁膜 ８ タングステン層 ９ ＭＲ配線
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/768
Claims (1)
- 【請求項１】 ａ）ゲート酸化膜を介してゲート電極が
形成されたシリコン基板上に、ＳｉＯ2 膜を積層し、エ
ッチバックを行うことによってゲート電極に隣接する側
壁を形成すると共にソース・ドレインを形成する領域の
シリコン基板を露出させる工程と、 ｂ）全面にポリシリコン層を積層し、この上からポリシ
リコン層とソース・ドレインを形成する領域に不純物を
注入する工程と、 ｃ）この基板を窒素系ガス雰囲気中で加熱する工程と、 ｄ）上記加熱によって形成されたポリシリコン層上部の
ＳｉＮ層を除去した後ポリシリコン層を所定パターンに
エッチングする工程と、 ｅ）全面に層間絶縁膜を積層し、ポリシリコン層に達す
るコンタクト穴を開孔し、コンタクト穴に配線材料を埋
設しこの上に配線層を形成する工程、 とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14768292A JP2774019B2 (ja) | 1992-06-08 | 1992-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14768292A JP2774019B2 (ja) | 1992-06-08 | 1992-06-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343420A JPH05343420A (ja) | 1993-12-24 |
| JP2774019B2 true JP2774019B2 (ja) | 1998-07-09 |
Family
ID=15435904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14768292A Expired - Fee Related JP2774019B2 (ja) | 1992-06-08 | 1992-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2774019B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6266258B2 (ja) * | 2013-08-05 | 2018-01-24 | 新日本無線株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-06-08 JP JP14768292A patent/JP2774019B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343420A (ja) | 1993-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20080424 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090424 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |