JPH05121371A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05121371A JPH05121371A JP27936091A JP27936091A JPH05121371A JP H05121371 A JPH05121371 A JP H05121371A JP 27936091 A JP27936091 A JP 27936091A JP 27936091 A JP27936091 A JP 27936091A JP H05121371 A JPH05121371 A JP H05121371A
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- Japan
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- etching
- mask
- etched
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- Pending
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Abstract
(57)【要約】
【構成】３層レジストプロセスで、ＳＯＧ膜６をマスク
として下層レジスト膜５をエッチングする際に、シリコ
ン基板１を−５０℃以下とし、１０〜５０ｍＴｏｒｒの
圧力でエッチングする。 【効果】マスクパターンに忠実な有機膜のエッチングが
可能となる。
として下層レジスト膜５をエッチングする際に、シリコ
ン基板１を−５０℃以下とし、１０〜５０ｍＴｏｒｒの
圧力でエッチングする。 【効果】マスクパターンに忠実な有機膜のエッチングが
可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に有機膜のドライエッチング方法に関する。
関し、特に有機膜のドライエッチング方法に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴い、半導
体素子の微細化が行われている。特に、半導体メモリー
の一種であるＤＲＡＭの微細化が盛んに行われている。
ＤＲＡＭは微細化に伴い表面の段差が大きくなり、一般
に用いられてきたリソグラフィープロセスでのパターン
形成が困難となっている。このため、表面段差を緩和す
るために、表面が比較的平坦となる下層有機膜を形成
し、中間層としてＳＯＧ膜を形成した後、平坦面に上層
レジスト膜のパターニングを行うことの可能な３層レジ
ストプロセスが重要になってきている。
体素子の微細化が行われている。特に、半導体メモリー
の一種であるＤＲＡＭの微細化が盛んに行われている。
ＤＲＡＭは微細化に伴い表面の段差が大きくなり、一般
に用いられてきたリソグラフィープロセスでのパターン
形成が困難となっている。このため、表面段差を緩和す
るために、表面が比較的平坦となる下層有機膜を形成
し、中間層としてＳＯＧ膜を形成した後、平坦面に上層
レジスト膜のパターニングを行うことの可能な３層レジ
ストプロセスが重要になってきている。
【０００３】ところで、従来の下層有機膜のドライエッ
チングは、エッチングガスとして酸素や、酸素と塩素の
混合ガスが用いられているが、圧力は１ｍＴｏｒｒ程度
の低圧が用いられていた。
チングは、エッチングガスとして酸素や、酸素と塩素の
混合ガスが用いられているが、圧力は１ｍＴｏｒｒ程度
の低圧が用いられていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法で有機膜のエッチングを行うと、図２に示
すように、シリコン基板１１上の下層レジスト膜１２に
エッチング形状にパターンの寸法シフトの大きいサイド
エッチング１４や、パターン側壁が歪曲するボーイング
１５が生じ、マスク寸法に忠実なパターンの転写が困難
になるという欠点がある。また、このようなサイドエッ
チングやボーイングの生じた有機膜をマスクとして、Ｄ
ＲＡＭの製造工程中の容量コンタクトの形成に用いる
と、図３に示すように、コンタクトホール１９がテーパ
ー形状となり、ゲート電極１７がコンタクトホール１９
内に露出し、短絡の生じる部分が発生する。
た従来の方法で有機膜のエッチングを行うと、図２に示
すように、シリコン基板１１上の下層レジスト膜１２に
エッチング形状にパターンの寸法シフトの大きいサイド
エッチング１４や、パターン側壁が歪曲するボーイング
１５が生じ、マスク寸法に忠実なパターンの転写が困難
になるという欠点がある。また、このようなサイドエッ
チングやボーイングの生じた有機膜をマスクとして、Ｄ
ＲＡＭの製造工程中の容量コンタクトの形成に用いる
と、図３に示すように、コンタクトホール１９がテーパ
ー形状となり、ゲート電極１７がコンタクトホール１９
内に露出し、短絡の生じる部分が発生する。
【０００５】また図４（ａ）に示すように、下層レジス
ト膜１２に大きなコンタクトホール２１と小さなコンタ
クトホール２２を形成する場合エッチング量の差が大き
くなる現象が生じ、図４（ｂ）に示すように、小さなコ
ンタクトホール２２のエッチングが終了するまでに、大
きなコンタクトホール２１ではオーバーエッチングが相
当量すすみ、下地材料であるシリコン基板１１が大きく
削られ、後の工程で剥離が困難となるレジスト側壁への
堆積物２３が付着するという問題もある。
ト膜１２に大きなコンタクトホール２１と小さなコンタ
クトホール２２を形成する場合エッチング量の差が大き
くなる現象が生じ、図４（ｂ）に示すように、小さなコ
ンタクトホール２２のエッチングが終了するまでに、大
きなコンタクトホール２１ではオーバーエッチングが相
当量すすみ、下地材料であるシリコン基板１１が大きく
削られ、後の工程で剥離が困難となるレジスト側壁への
堆積物２３が付着するという問題もある。
【０００６】本発明の目的は、前記課題を解決した下層
有機膜のエッチング方法を提供することにある。
有機膜のエッチング方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された有機膜をエッチン
グガスとして酸素と塩素の混合ガスを用いるドライエッ
チング法によりエッチングする半導体装置の製造方法に
おいて、前記半導体基板を−５０℃以下に冷却し、圧力
を１０〜５０ｍＴｏｒｒの条件でエッチングするもので
ある。
造方法は、半導体基板上に形成された有機膜をエッチン
グガスとして酸素と塩素の混合ガスを用いるドライエッ
チング法によりエッチングする半導体装置の製造方法に
おいて、前記半導体基板を−５０℃以下に冷却し、圧力
を１０〜５０ｍＴｏｒｒの条件でエッチングするもので
ある。
【０００８】
【作用】本発明によれば、有機膜のエッチングを行うに
際し、エッチングガスとして酸素に５〜２０％の塩素を
混合したガスを選定し、エッチング試料を−５０℃以下
に冷却し、圧力を１０〜５０ｍＴｏｒｒにすると、図５
に示すように、従来見られていたようなコンタクトホー
ルサイズが小さくなるとエッチング速度が極端に減少す
るという現象がなくなり、コンタクトホールサイズが小
さくなるとエッチング速度が僅かに大きくなるという現
象が見られる。この現象がみられる条件で有機膜のエッ
チングを行うと、パターンサイズによるエッチング速度
の差が少なく、従来生じていたような、大きなコンタク
トホールサイズで下地材料が削られるということが無く
なる。そして、マスクパターンに忠実で、側壁への堆積
物の無い下層有機膜のエッチング可能となる。尚、温度
を−５０℃より高くした場合及び圧力を１０ｍＴｏｒｒ
以下にすると従来例と同様のエッチング速度となる。ま
た圧力を５０ｍＴｏｒｒ以上にするとエッチング速度が
遅くなり、実用的ではなくなる。
際し、エッチングガスとして酸素に５〜２０％の塩素を
混合したガスを選定し、エッチング試料を−５０℃以下
に冷却し、圧力を１０〜５０ｍＴｏｒｒにすると、図５
に示すように、従来見られていたようなコンタクトホー
ルサイズが小さくなるとエッチング速度が極端に減少す
るという現象がなくなり、コンタクトホールサイズが小
さくなるとエッチング速度が僅かに大きくなるという現
象が見られる。この現象がみられる条件で有機膜のエッ
チングを行うと、パターンサイズによるエッチング速度
の差が少なく、従来生じていたような、大きなコンタク
トホールサイズで下地材料が削られるということが無く
なる。そして、マスクパターンに忠実で、側壁への堆積
物の無い下層有機膜のエッチング可能となる。尚、温度
を−５０℃より高くした場合及び圧力を１０ｍＴｏｒｒ
以下にすると従来例と同様のエッチング速度となる。ま
た圧力を５０ｍＴｏｒｒ以上にするとエッチング速度が
遅くなり、実用的ではなくなる。
【０００９】
【実施例】以下、本発明を図面を用いて詳細に説明す
る。図１（ａ）〜（ｃ）は本発明の一実施例を説明する
ための半導体チップの断面図であり本発明をＤＲＡＭの
容量コンタクトの形成に適用した場合を示す。
る。図１（ａ）〜（ｃ）は本発明の一実施例を説明する
ための半導体チップの断面図であり本発明をＤＲＡＭの
容量コンタクトの形成に適用した場合を示す。
【００１０】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１上にシリコン酸化膜からなる素子分離絶縁
膜２を形成し、続いて多結晶シリコンを用いたゲート電
極３を形成し、続いてＰＳＧからなる層間絶縁膜４を形
成する。つぎに、スピン塗布法を用いてポリスチレン系
表面平坦用の下層レジスト膜５を形成し、中間層として
ＳＯＧ膜６をスピン塗布形成した後、上層レジスト膜７
として電子線用レジストをスピン塗布する。次でＥＢ露
光法を用いて上層レジスト膜７に微細な開口部８Ａを形
成し、つづいて上層レジスト膜７をマスクに、ＣＦ4 を
用いた平行平板ドライエッチング装置でＳＯＧ膜６をエ
ッチングする。
リコン基板１上にシリコン酸化膜からなる素子分離絶縁
膜２を形成し、続いて多結晶シリコンを用いたゲート電
極３を形成し、続いてＰＳＧからなる層間絶縁膜４を形
成する。つぎに、スピン塗布法を用いてポリスチレン系
表面平坦用の下層レジスト膜５を形成し、中間層として
ＳＯＧ膜６をスピン塗布形成した後、上層レジスト膜７
として電子線用レジストをスピン塗布する。次でＥＢ露
光法を用いて上層レジスト膜７に微細な開口部８Ａを形
成し、つづいて上層レジスト膜７をマスクに、ＣＦ4 を
用いた平行平板ドライエッチング装置でＳＯＧ膜６をエ
ッチングする。
【００１１】次に、図１（ｂ）に示すように、ＳＯＧ膜
６をマスクとして、マイクロ波エッチング装置を用い、
圧力１０ｍＴｏｒｒ、２．４５ＧＨｚのマイクロ波電力
を１００Ｗ、酸素流量４０ＳＣＣＭ、塩素流量１０ＳＣ
ＣＭ、基板温度−５０℃、１３．５６ＭＨｚの基板印加
高周波電力を５０Ｗの条件で、下層レジスト膜５のエッ
チングを行い有機膜の開口部８Ｂを形成する。
６をマスクとして、マイクロ波エッチング装置を用い、
圧力１０ｍＴｏｒｒ、２．４５ＧＨｚのマイクロ波電力
を１００Ｗ、酸素流量４０ＳＣＣＭ、塩素流量１０ＳＣ
ＣＭ、基板温度−５０℃、１３．５６ＭＨｚの基板印加
高周波電力を５０Ｗの条件で、下層レジスト膜５のエッ
チングを行い有機膜の開口部８Ｂを形成する。
【００１２】次に、図１（ｃ）に示すように、エッチン
グ形成した下層レジスト膜５をマスクに層間絶縁膜４
を、平行平板ドライエッチング装置を用い、ＣＦ4 でエ
ッチングを行ない容量用のコンタクトホール９を形成す
る。
グ形成した下層レジスト膜５をマスクに層間絶縁膜４
を、平行平板ドライエッチング装置を用い、ＣＦ4 でエ
ッチングを行ない容量用のコンタクトホール９を形成す
る。
【００１３】このように本実施例によれば、層間絶縁膜
４をエッチングして形成される容量用のコンタクトホー
ル９がマスク寸法どうりエッチングできるため、ゲート
電極３との短絡が防止でき、尚かつ側壁への堆積物の形
成がなくなるため、半導体装置の信頼性及び歩留りが向
上する。
４をエッチングして形成される容量用のコンタクトホー
ル９がマスク寸法どうりエッチングできるため、ゲート
電極３との短絡が防止でき、尚かつ側壁への堆積物の形
成がなくなるため、半導体装置の信頼性及び歩留りが向
上する。
【００１４】上記実施例では、コンタクトパターンの形
成にＥＢ露光法を用いているが、微細なコンタクトパタ
ーンが形成される技術であれば、ＥＢ露光法に限らず、
水銀光やエキシマ光を用いた露光法や、Ｘ線を用いた露
光法を用いても構わない。
成にＥＢ露光法を用いているが、微細なコンタクトパタ
ーンが形成される技術であれば、ＥＢ露光法に限らず、
水銀光やエキシマ光を用いた露光法や、Ｘ線を用いた露
光法を用いても構わない。
【００１５】また、下層有機膜にはポリスチレン系レジ
ストを用いているが、表面が平坦になるレジストであれ
ばこれに限らない。また、中間層としてＳＯＧ膜を用い
ているが、下層レジスト膜のエッチング時にマスクとな
り得る材料であれば、プラズマ酸化膜やアルミニウム膜
等でも構わない。ＳＯＧ膜のエッチングには平行平板ド
ライエッチング装置でＣＦ4 を用いているが、コンタク
トパターンのサイズに忠実なエッチングが行えればこれ
に限らず実施できる。
ストを用いているが、表面が平坦になるレジストであれ
ばこれに限らない。また、中間層としてＳＯＧ膜を用い
ているが、下層レジスト膜のエッチング時にマスクとな
り得る材料であれば、プラズマ酸化膜やアルミニウム膜
等でも構わない。ＳＯＧ膜のエッチングには平行平板ド
ライエッチング装置でＣＦ4 を用いているが、コンタク
トパターンのサイズに忠実なエッチングが行えればこれ
に限らず実施できる。
【００１６】
【発明の効果】本発明は以上説明したように、有機膜の
ドライエッチングを行うに際し、エッチングガスとして
酸素と塩素の混合ガスを用い、エッチング試料を−５０
℃以下に冷却し、圧力を１０〜５０ｍＴｏｒｒにするこ
とにより、下地材料が削られることや、側壁堆積物の無
いマスクパターンに忠実な有機膜のエッチングが可能と
なる。このため信頼性及び歩留りの向上した半導体装置
が得られる。
ドライエッチングを行うに際し、エッチングガスとして
酸素と塩素の混合ガスを用い、エッチング試料を−５０
℃以下に冷却し、圧力を１０〜５０ｍＴｏｒｒにするこ
とにより、下地材料が削られることや、側壁堆積物の無
いマスクパターンに忠実な有機膜のエッチングが可能と
なる。このため信頼性及び歩留りの向上した半導体装置
が得られる。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図３】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図４】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図５】コンタクトホールとエッチング速度との関係を
示す図。
示す図。
１，１１ シリコン基板 ２，１６ 素子分離絶縁膜 ３，１７ ゲート電極 ４，１８ 層間絶縁膜 ５，１２ 下層レジスト膜 ６，１３ ＳＯＧ膜 ７ 上層レジスト膜 ８Ａ，８Ｂ 開口部 ９ コンタクトホール １４ サイドエッチング １５ ボーイング １９ コンタクトホール ２１ 大きなコンタクトホール ２２ 小さなコンタクトホール ２３ 堆積物
Claims (1)
- 【請求項１】 半導体基板上に形成された有機膜をエッ
チングガスとして酸素と塩素の混合ガスを用いるドライ
エッチング法によりエッチングする半導体装置の製造方
法において、前記半導体基板を−５０℃以下に冷却し、
圧力を１０〜５０ｍＴｏｒｒの条件でエッチングするこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27936091A JPH05121371A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27936091A JPH05121371A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121371A true JPH05121371A (ja) | 1993-05-18 |
Family
ID=17610085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27936091A Pending JPH05121371A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121371A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19626977A1 (de) * | 1995-07-05 | 1997-01-09 | Hitachi Ltd | Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung |
| WO1999052135A1 (en) * | 1998-04-02 | 1999-10-14 | Applied Materials, Inc. | Method for etching low k dielectrics |
| KR100351220B1 (ko) * | 1997-05-27 | 2003-01-15 | 미쓰비시덴키 가부시키가이샤 | 액티브매트릭스기판의접촉홀형성방법 |
| KR100739530B1 (ko) * | 2006-06-07 | 2007-07-13 | 삼성전자주식회사 | 큰 종횡비의 콘택홀을 갖는 반도체장치의 제조 방법 |
| JP2010050477A (ja) * | 1997-10-22 | 2010-03-04 | Imec | 有機化合物含有絶縁層の異方性エッチング |
| US20140220783A1 (en) * | 2011-10-12 | 2014-08-07 | Jsr Corporation | Pattern-forming method and resist underlayer film-forming composition |
-
1991
- 1991-10-25 JP JP27936091A patent/JPH05121371A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19626977A1 (de) * | 1995-07-05 | 1997-01-09 | Hitachi Ltd | Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung |
| KR100351220B1 (ko) * | 1997-05-27 | 2003-01-15 | 미쓰비시덴키 가부시키가이샤 | 액티브매트릭스기판의접촉홀형성방법 |
| JP2010050477A (ja) * | 1997-10-22 | 2010-03-04 | Imec | 有機化合物含有絶縁層の異方性エッチング |
| WO1999052135A1 (en) * | 1998-04-02 | 1999-10-14 | Applied Materials, Inc. | Method for etching low k dielectrics |
| US6547977B1 (en) | 1998-04-02 | 2003-04-15 | Applied Materials Inc. | Method for etching low k dielectrics |
| KR100739530B1 (ko) * | 2006-06-07 | 2007-07-13 | 삼성전자주식회사 | 큰 종횡비의 콘택홀을 갖는 반도체장치의 제조 방법 |
| US7531450B2 (en) | 2006-06-07 | 2009-05-12 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having contact hole with high aspect-ratio |
| US20140220783A1 (en) * | 2011-10-12 | 2014-08-07 | Jsr Corporation | Pattern-forming method and resist underlayer film-forming composition |
| US9607849B2 (en) * | 2011-10-12 | 2017-03-28 | Jsr Corporation | Pattern-forming method and resist underlayer film-forming composition |
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