JPH05206083A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05206083A JPH05206083A JP3848892A JP3848892A JPH05206083A JP H05206083 A JPH05206083 A JP H05206083A JP 3848892 A JP3848892 A JP 3848892A JP 3848892 A JP3848892 A JP 3848892A JP H05206083 A JPH05206083 A JP H05206083A
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- gas
- etching
- layer
- mask
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 常温でエッチングによりＣｕ膜の微細加工を
行う。 【構成】 有機膜６と、ＳＯＧ膜７とをマスクに、ドラ
イエッチング技術によってＣｕ膜５を微細加工するもの
であり、ＳＦ6ガスまたはＳＨ6ガスを用いてＣｕ膜５に
ＣｕＳの反応層９を形成し、この反応層９をＡｒガスに
てエッチング除去する工程を繰り返すことによってＣｕ
膜５の加工をするものである。 【効果】 常温でもエッチングが可能であり、マスク材
料にレジストまたは、有機膜を使用することができる。
また、エッチング室に３００℃以上の基板加熱ができる
装備をもたない通常使用されているエッチング装置でエ
ッチングすることができる。
行う。 【構成】 有機膜６と、ＳＯＧ膜７とをマスクに、ドラ
イエッチング技術によってＣｕ膜５を微細加工するもの
であり、ＳＦ6ガスまたはＳＨ6ガスを用いてＣｕ膜５に
ＣｕＳの反応層９を形成し、この反応層９をＡｒガスに
てエッチング除去する工程を繰り返すことによってＣｕ
膜５の加工をするものである。 【効果】 常温でもエッチングが可能であり、マスク材
料にレジストまたは、有機膜を使用することができる。
また、エッチング室に３００℃以上の基板加熱ができる
装備をもたない通常使用されているエッチング装置でエ
ッチングすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電子デバイス等の半導
体製造プロセスに用いられる半導体製造工程に関するも
のである。
体製造プロセスに用いられる半導体製造工程に関するも
のである。
【０００２】
【従来の技術】最近のＬＳＩ技術においては、微細化で
ドライエッチングが進む一方、微細な配線では、電流密
度の増大が不可避となり、エレクトロマイグレーション
問題が顕在化してきた。配線の信頼性を向上するために
アルミニウムにＳｉやＣｕの添加が試みられる一方、Ｃ
ｕ配線についての検討もなされている。
ドライエッチングが進む一方、微細な配線では、電流密
度の増大が不可避となり、エレクトロマイグレーション
問題が顕在化してきた。配線の信頼性を向上するために
アルミニウムにＳｉやＣｕの添加が試みられる一方、Ｃ
ｕ配線についての検討もなされている。
【０００３】Ｃｕ配線を加工する場合に、塩素系のガス
を用いてドライエッチングを施すが、ＣｕＣｌｘの蒸気
圧が低いため、基板温度を３００℃以上に昇温してい
る。この場合、通常のフォトレジストマスクでは、耐熱
性がないため、酸化膜等の耐熱性の高いマスク材料を使
用している。
を用いてドライエッチングを施すが、ＣｕＣｌｘの蒸気
圧が低いため、基板温度を３００℃以上に昇温してい
る。この場合、通常のフォトレジストマスクでは、耐熱
性がないため、酸化膜等の耐熱性の高いマスク材料を使
用している。
【０００４】
【発明が解決しようとする課題】エッチングガスに塩素
系のガスを用いた場合、ＣｕＣｌｘの蒸気圧が低いた
め、基板温度を３００℃以上に昇温している。この場
合、通常のフォトレジストマスクでは、耐熱性がないた
め、酸化膜等の耐熱性の高いマスク材料を使用しなけれ
ばならない。エッチング時の基板温度を３００℃以上に
保つためには、通常使用されているエッチング装置に基
板加熱用の装備を付け加えなければならない。また、こ
の酸化膜マスクは、配線の電気特性を測定する場合に
は、除去しなければ測定部と接触することができない。
系のガスを用いた場合、ＣｕＣｌｘの蒸気圧が低いた
め、基板温度を３００℃以上に昇温している。この場
合、通常のフォトレジストマスクでは、耐熱性がないた
め、酸化膜等の耐熱性の高いマスク材料を使用しなけれ
ばならない。エッチング時の基板温度を３００℃以上に
保つためには、通常使用されているエッチング装置に基
板加熱用の装備を付け加えなければならない。また、こ
の酸化膜マスクは、配線の電気特性を測定する場合に
は、除去しなければ測定部と接触することができない。
【０００５】本発明は、このような従来の問題点を解決
し、常温でＣｕ膜をエッチング加工しうる半導体装置の
製造方法を提供することを目的とする。
し、常温でＣｕ膜をエッチング加工しうる半導体装置の
製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置の製造方法においては、反
応層の形成工程と、ドライエッチング工程とを有し、Ｃ
ｕ膜を微細加工する半導体装置の製造方法であって、反
応層形成工程は、ＳＦ6ガスまたはＳＨ6ガスを用いてＣ
ｕ膜の反応層を形成する工程であり、ドライエッチング
工程は、この反応層をＡｒガスにてエッチング除去する
工程を繰り返すことによってＣｕ膜を加工する工程であ
る。
め、本発明による半導体装置の製造方法においては、反
応層の形成工程と、ドライエッチング工程とを有し、Ｃ
ｕ膜を微細加工する半導体装置の製造方法であって、反
応層形成工程は、ＳＦ6ガスまたはＳＨ6ガスを用いてＣ
ｕ膜の反応層を形成する工程であり、ドライエッチング
工程は、この反応層をＡｒガスにてエッチング除去する
工程を繰り返すことによってＣｕ膜を加工する工程であ
る。
【０００７】
【作用】ＳＦ6ガスまたはＳＨ6ガスを用いてＣｕ膜とＣ
ｕＳとの反応層を形成する。このＣｕＳ層は、Ｃｕ膜
と、Ｃｌガスとが反応した場合に生じるＣｕＣｌｘ層の
ように体積が膨張することがなく、Ａｒガスにて比較的
容易にエッチング除去することができる。従って、Ｃｕ
Ｓの反応層を形成しては、Ａｒガスにてエッチングする
工程を繰り返すことによってＣｕ膜に加工を施し、常温
でエッチングが可能となり、マスク材料にレジストまた
は、有機膜を使用することができる。
ｕＳとの反応層を形成する。このＣｕＳ層は、Ｃｕ膜
と、Ｃｌガスとが反応した場合に生じるＣｕＣｌｘ層の
ように体積が膨張することがなく、Ａｒガスにて比較的
容易にエッチング除去することができる。従って、Ｃｕ
Ｓの反応層を形成しては、Ａｒガスにてエッチングする
工程を繰り返すことによってＣｕ膜に加工を施し、常温
でエッチングが可能となり、マスク材料にレジストまた
は、有機膜を使用することができる。
【０００８】
【実施例】以下に本発明について図面を用いて説明す
る。図１（ａ）に示すように、Ｓｉ基板１上に、酸化膜
または、窒化膜等の下地絶縁膜２を熱酸化法または、Ｃ
ＶＤ法にて形成し、この絶縁膜２上にスパッタ法また
は、ＣＶＤ法にてＴｉ膜３（０．０５μｍ），ＴｉＮ膜
４（０．１μｍ），Ｃｕ膜５（０．５μｍ）を順次形成
する。
る。図１（ａ）に示すように、Ｓｉ基板１上に、酸化膜
または、窒化膜等の下地絶縁膜２を熱酸化法または、Ｃ
ＶＤ法にて形成し、この絶縁膜２上にスパッタ法また
は、ＣＶＤ法にてＴｉ膜３（０．０５μｍ），ＴｉＮ膜
４（０．１μｍ），Ｃｕ膜５（０．５μｍ）を順次形成
する。
【０００９】次いで、Ｃｕ膜５の上には、有機膜６，塗
布型酸化膜７（ＳＯＧ：ＳｐｉｎＯｎ Ｇｌａｓｓ）を
順次形成し、この絶縁膜上に通常のフォトレジスト８を
塗布し、通常のフォトレジスト工程にて、レジスト８の
ようにパターニングを行う。
布型酸化膜７（ＳＯＧ：ＳｐｉｎＯｎ Ｇｌａｓｓ）を
順次形成し、この絶縁膜上に通常のフォトレジスト８を
塗布し、通常のフォトレジスト工程にて、レジスト８の
ようにパターニングを行う。
【００１０】図１（ｂ）に示すように、上層のＳＯＧ膜
７は、レジストマスクにＣＦ4とＣＨＦ3ガスによるドラ
イエッチングでパターニングし、下層の有機膜６（１．
５μｍ）は、ＳＯＧ膜７（０．１６μｍ）をマスクに、
Ｏ2プラズマによるエッチングでパターニングを行う。
この時、最上層のレジスト８は、エッチング除去されて
なくなる。従って、Ｃｕ膜加工時のマスクは、図１
（ｂ）に示すようにＳＯＧ７／有機膜６の２層マスクと
なる。
７は、レジストマスクにＣＦ4とＣＨＦ3ガスによるドラ
イエッチングでパターニングし、下層の有機膜６（１．
５μｍ）は、ＳＯＧ膜７（０．１６μｍ）をマスクに、
Ｏ2プラズマによるエッチングでパターニングを行う。
この時、最上層のレジスト８は、エッチング除去されて
なくなる。従って、Ｃｕ膜加工時のマスクは、図１
（ｂ）に示すようにＳＯＧ７／有機膜６の２層マスクと
なる。
【００１１】図１（ｃ）に示すように、２層マスクで、
ＳＦ6ガスまたはＳＨ6ガスプラズマにてＣｕ膜５にＣｕ
Ｓの反応層９を０．１μｍ程度形成し、図２（ｄ）に示
すように、ＡｒガスプラズマにてＣｕＳ層９をエッチン
グ除去する。図２（ｃ）と図２（ｄ）に示す工程を５回
程度繰り返し、図２（ｅ）に示すようにＣｕ膜５の加工
を行う。このＣｕ膜５のエッチング中に、上層ＳＯＧ膜
７は、エッチングされてなくなる。図２（ｅ）に示すＴ
ｉＮ膜４／Ｔｉ膜３の部分は、塩素系のガスでドライエ
ッチングを施す。エッチング後、図２（ｆ）に示すよう
にＯ2プラズマにて有機膜６を除去する。
ＳＦ6ガスまたはＳＨ6ガスプラズマにてＣｕ膜５にＣｕ
Ｓの反応層９を０．１μｍ程度形成し、図２（ｄ）に示
すように、ＡｒガスプラズマにてＣｕＳ層９をエッチン
グ除去する。図２（ｃ）と図２（ｄ）に示す工程を５回
程度繰り返し、図２（ｅ）に示すようにＣｕ膜５の加工
を行う。このＣｕ膜５のエッチング中に、上層ＳＯＧ膜
７は、エッチングされてなくなる。図２（ｅ）に示すＴ
ｉＮ膜４／Ｔｉ膜３の部分は、塩素系のガスでドライエ
ッチングを施す。エッチング後、図２（ｆ）に示すよう
にＯ2プラズマにて有機膜６を除去する。
【００１２】上記のいずれのドライエッチング工程も、
ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ
ｓｏｎａｎｃｅ）または、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いる。上記のＳＯＧ
膜７のパターニングには、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂ
ｅａｍ）による露光工程を用いてもよい。
ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ
ｓｏｎａｎｃｅ）または、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いる。上記のＳＯＧ
膜７のパターニングには、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂ
ｅａｍ）による露光工程を用いてもよい。
【００１３】
【発明の効果】以上のように本発明の半導体装置の製造
方法によれば、ドライエッチング技術によってＣｕ膜を
微細加工するに際し、ＳＦ6ガスまたはＳＨ6ガスと、Ａ
ｒガスとを用いてＣｕ膜の反応層ＣｕＳを形成し、この
反応層をＡｒガスにてエッチング除去する方法を繰り返
すことによってＣｕ膜の加工をするものであり、常温で
もエッチングが可能であり、マスク材料にレジストまた
は、有機膜を使用することができる。
方法によれば、ドライエッチング技術によってＣｕ膜を
微細加工するに際し、ＳＦ6ガスまたはＳＨ6ガスと、Ａ
ｒガスとを用いてＣｕ膜の反応層ＣｕＳを形成し、この
反応層をＡｒガスにてエッチング除去する方法を繰り返
すことによってＣｕ膜の加工をするものであり、常温で
もエッチングが可能であり、マスク材料にレジストまた
は、有機膜を使用することができる。
【００１４】また、エッチング室に３００℃以上の基板
加熱ができる装備をもたない通常使用されているエッチ
ング装置でエッチングすることができる。
加熱ができる装備をもたない通常使用されているエッチ
ング装置でエッチングすることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の一実施例の前段の
工程を説明するための半導体チップの断面図である。
工程を説明するための半導体チップの断面図である。
【図２】（ｄ）〜（ｆ）は、本発明の一実施例の後段の
工程を説明するための半導体チップの断面図である。
工程を説明するための半導体チップの断面図である。
１ Ｓｉ基板 ２ 下地絶縁膜 ３ Ｔｉ膜 ４ ＴｉＮ膜 ５ Ｃｕ膜 ６ 有機膜 ７ ＳＯＧ膜 ８ フォトレジスト膜 ９ ＣｕＳ層
Claims (1)
- 【請求項１】 反応層の形成工程と、ドライエッチング
工程とを有し、Ｃｕ膜を微細加工する半導体装置の製造
方法であって、 反応層形成工程は、ＳＦ6ガスまたはＳＨ6ガスを用いて
Ｃｕ膜の反応層を形成する工程であり、 ドライエッチング工程は、この反応層をＡｒガスにてエ
ッチング除去する工程を繰り返すことによってＣｕ膜を
加工する工程であることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3848892A JPH05206083A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3848892A JPH05206083A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206083A true JPH05206083A (ja) | 1993-08-13 |
Family
ID=12526649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3848892A Pending JPH05206083A (ja) | 1992-01-29 | 1992-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206083A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007533124A (ja) * | 2004-04-02 | 2007-11-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | メモリセル形成のためのインサイチュ表面処理 |
| JP2009111324A (ja) * | 2007-10-29 | 2009-05-21 | Toshiba Corp | 半導体装置の製造方法 |
| KR100902100B1 (ko) * | 2002-11-18 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
-
1992
- 1992-01-29 JP JP3848892A patent/JPH05206083A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902100B1 (ko) * | 2002-11-18 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
| JP2007533124A (ja) * | 2004-04-02 | 2007-11-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | メモリセル形成のためのインサイチュ表面処理 |
| JP2009111324A (ja) * | 2007-10-29 | 2009-05-21 | Toshiba Corp | 半導体装置の製造方法 |
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