JPH05120205A - Dma転送用アドレス変換装置付きプロセツサシステムおよびdma転送方法 - Google Patents
Dma転送用アドレス変換装置付きプロセツサシステムおよびdma転送方法Info
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- JPH05120205A JPH05120205A JP27765891A JP27765891A JPH05120205A JP H05120205 A JPH05120205 A JP H05120205A JP 27765891 A JP27765891 A JP 27765891A JP 27765891 A JP27765891 A JP 27765891A JP H05120205 A JPH05120205 A JP H05120205A
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Abstract
(57)【要約】
【目的】 本発明は、DMA転送アドレス設定時に、ソ
フトウェア自身による仮想アドレス値を物理アドレス値
に変換する処理を排除し、オーバヘッド・タイムを減少
させてソフトウェアの処理速度の向上を図る。 【構成】 システム立上げ時等に、仮想アドレス値と物
理アドレス値とを変換する予め定められた変換情報デー
タを、CPU30によって仮想/物理アドレス変換部1
0に設定しておき、さらにDMA転送時には、CPUに
よりDMAコントローラ20に設定された仮想DMA転
送開始アドレス値よりDMAコントローラ20が生成し
た仮想DMA転送アドレス値を、上記変換情報データに
よりメモリの実際の物理DMA転送アドレス値に仮想/
物理アドレス変換部10で変換するようにした。これに
よりDMA転送を行う。
フトウェア自身による仮想アドレス値を物理アドレス値
に変換する処理を排除し、オーバヘッド・タイムを減少
させてソフトウェアの処理速度の向上を図る。 【構成】 システム立上げ時等に、仮想アドレス値と物
理アドレス値とを変換する予め定められた変換情報デー
タを、CPU30によって仮想/物理アドレス変換部1
0に設定しておき、さらにDMA転送時には、CPUに
よりDMAコントローラ20に設定された仮想DMA転
送開始アドレス値よりDMAコントローラ20が生成し
た仮想DMA転送アドレス値を、上記変換情報データに
よりメモリの実際の物理DMA転送アドレス値に仮想/
物理アドレス変換部10で変換するようにした。これに
よりDMA転送を行う。
Description
【0001】
【産業上の利用分野】本発明は、プロセッサシステムに
関し、特にCPU、メモリ、入出力ポート、およびDM
Aコントローラを具備するプロセッサシステムであって
仮想アドレス空間上で動作するソフトウェアを有するプ
ロセッサシステムにおけるDMA転送用アドレス変換装
置付きプロセッサシステムおよびDMA転送方法に関す
るものである。
関し、特にCPU、メモリ、入出力ポート、およびDM
Aコントローラを具備するプロセッサシステムであって
仮想アドレス空間上で動作するソフトウェアを有するプ
ロセッサシステムにおけるDMA転送用アドレス変換装
置付きプロセッサシステムおよびDMA転送方法に関す
るものである。
【0002】
【従来の技術】従来、この種のCPU、メモリ、入出力
ポート、DMAコントローラ及び仮想アドレス区間上で
動作するソフトウェアを有するプロセッサシステムにお
いては、メモリ使用はソフトウェアの管理下にあり、そ
のためDMAコントローラへのDMA転送開始アドレス
の設定はソフトウェアが直接行っている。つまり、ソフ
トウェア自身が仮想アドレス値を物理アドレス値に変換
する変換情報によりメモリの物理転送開始アドレスを求
め、DMAコントローラにその物理転送開始アドレスを
設定し、その後に初めてDMA転送を行わしめている。
ポート、DMAコントローラ及び仮想アドレス区間上で
動作するソフトウェアを有するプロセッサシステムにお
いては、メモリ使用はソフトウェアの管理下にあり、そ
のためDMAコントローラへのDMA転送開始アドレス
の設定はソフトウェアが直接行っている。つまり、ソフ
トウェア自身が仮想アドレス値を物理アドレス値に変換
する変換情報によりメモリの物理転送開始アドレスを求
め、DMAコントローラにその物理転送開始アドレスを
設定し、その後に初めてDMA転送を行わしめている。
【0003】
【発明が解決しようとする課題】しかしながら、上述し
た従来のDMA転送方式は、DMA転送起動が頻繁に発
生するようになると、その都度、仮想アドレス値を物理
アドレス値に変換する数値演算処理を行い、その変換し
た物理アドレス値をその都度設定せねばならず、全ソフ
トウェア処理内におけるDMA処理のための付帯演算等
のオーバヘッド・タイムが多くなり、処理能力が勢い低
下するという欠点がある。
た従来のDMA転送方式は、DMA転送起動が頻繁に発
生するようになると、その都度、仮想アドレス値を物理
アドレス値に変換する数値演算処理を行い、その変換し
た物理アドレス値をその都度設定せねばならず、全ソフ
トウェア処理内におけるDMA処理のための付帯演算等
のオーバヘッド・タイムが多くなり、処理能力が勢い低
下するという欠点がある。
【0004】また、従来のDMA転送方法はDMAコン
トローラ内のカウンタ回路によりDMA転送開始アドレ
スを順次インクリメントしDMAアドレスを生成してい
るため、1回のDMA起動要求によるDMA転送では連
続した物理アドレス区間上での転送しか行えないという
欠点がある。従って、物理アドレス空間の空き領域が不
連続になっている箇所にDMA転送しようとする場合、
その空き領域毎にDMA転送のための仮想アドレス/物
理アドレス変換処理を行わねばならず、これによって
も、処理能力自体の低下を招いている。
トローラ内のカウンタ回路によりDMA転送開始アドレ
スを順次インクリメントしDMAアドレスを生成してい
るため、1回のDMA起動要求によるDMA転送では連
続した物理アドレス区間上での転送しか行えないという
欠点がある。従って、物理アドレス空間の空き領域が不
連続になっている箇所にDMA転送しようとする場合、
その空き領域毎にDMA転送のための仮想アドレス/物
理アドレス変換処理を行わねばならず、これによって
も、処理能力自体の低下を招いている。
【0005】本発明の目的は、このような従来の問題点
を除去して、オーバヘッド・タイムを減少させ、ソフト
ウェアの処理能力をより向上させたDMA転送用アドレ
ス変換装置付きプロセッサシステムおよびDMA転送方
法を提供することにある。
を除去して、オーバヘッド・タイムを減少させ、ソフト
ウェアの処理能力をより向上させたDMA転送用アドレ
ス変換装置付きプロセッサシステムおよびDMA転送方
法を提供することにある。
【0006】
【課題を解決するための手段】上記課題を解決するため
の本発明の第一の解決手段は、中央制御装置と、主記憶
装置と、外部装置とのデータ入出力を行う入出力ポート
と、前記主記憶装置のデータ読み書き制御と入出力ポー
トのデータ入出力制御とを行うと共に、中央制御装置に
よって設定された仮想DMA転送開始アドレス値から仮
想DMA転送アドレス値を演算出力するDMAコントロ
ーラとを備えるDMA転送用アドレス変換装置付きプロ
セッサシステムにおいて、仮想アドレス値を物理アドレ
ス値に変換する変換情報データを前記中央制御装置より
受取り、前記DMAコントローラが出力した仮想DMA
転送アドレス値を前記変換情報データによって物理DM
A転送アドレス値に変換して前記主記憶装置へ出力する
仮想/物理アドレス変換部を有することを特徴とする。
の本発明の第一の解決手段は、中央制御装置と、主記憶
装置と、外部装置とのデータ入出力を行う入出力ポート
と、前記主記憶装置のデータ読み書き制御と入出力ポー
トのデータ入出力制御とを行うと共に、中央制御装置に
よって設定された仮想DMA転送開始アドレス値から仮
想DMA転送アドレス値を演算出力するDMAコントロ
ーラとを備えるDMA転送用アドレス変換装置付きプロ
セッサシステムにおいて、仮想アドレス値を物理アドレ
ス値に変換する変換情報データを前記中央制御装置より
受取り、前記DMAコントローラが出力した仮想DMA
転送アドレス値を前記変換情報データによって物理DM
A転送アドレス値に変換して前記主記憶装置へ出力する
仮想/物理アドレス変換部を有することを特徴とする。
【0007】上記課題を解決するための本発明の第二の
解決手段は、中央制御装置と、主記記憶置と、外部装置
とのデータ入出力を行う入出力ポートとを備えるプロセ
ッサシステムにおいて、仮想アドレス値を物理アドレス
値に変換する変換情報データを前記中央制御装置より受
取り、かつ中央制御装置によって設定された仮想DMA
転送開始アドレス値から前記変換情報データによって物
理DMA転送アドレス値に変換して前記主記憶装置へ出
力すると共に、前記主記憶装置のデータ読み書き制御と
前記入出力ポートのデータ入出力制御とを行うDMA転
送アドレス変換機能付きDMAコントローラを備えるこ
とを特徴とする。
解決手段は、中央制御装置と、主記記憶置と、外部装置
とのデータ入出力を行う入出力ポートとを備えるプロセ
ッサシステムにおいて、仮想アドレス値を物理アドレス
値に変換する変換情報データを前記中央制御装置より受
取り、かつ中央制御装置によって設定された仮想DMA
転送開始アドレス値から前記変換情報データによって物
理DMA転送アドレス値に変換して前記主記憶装置へ出
力すると共に、前記主記憶装置のデータ読み書き制御と
前記入出力ポートのデータ入出力制御とを行うDMA転
送アドレス変換機能付きDMAコントローラを備えるこ
とを特徴とする。
【0008】上記課題を解決するための本発明の第三の
解決手段は、中央制御装置と、主記憶装置と、外部装置
とのデータ入出力を行う入出力ポートとを備えるプロセ
ッサシステムに装備したDMA転送アドレス変換機能付
きDMAコントローラのDMA転送方法において、仮想
アドレス値を物理アドレス値に変換する変換情報データ
を前記中央制御装置より受取るステップと、前記中央制
御装置から受取った仮想DMA転送開始アドレス値をD
MA起動要求があると順次インクリメントして仮想DM
A転送アドレス値を演算して求めるステップと、前記変
換情報データによって前記仮想DMA転送アドレス値を
物理DMA転送アドレス値に変換して前記主記憶装置へ
出力するステップと、前記主記憶装置のデータ読み書き
制御と前記入出力ポートのデータ入出力制御とを行うス
テップとを含むことを特徴とする。
解決手段は、中央制御装置と、主記憶装置と、外部装置
とのデータ入出力を行う入出力ポートとを備えるプロセ
ッサシステムに装備したDMA転送アドレス変換機能付
きDMAコントローラのDMA転送方法において、仮想
アドレス値を物理アドレス値に変換する変換情報データ
を前記中央制御装置より受取るステップと、前記中央制
御装置から受取った仮想DMA転送開始アドレス値をD
MA起動要求があると順次インクリメントして仮想DM
A転送アドレス値を演算して求めるステップと、前記変
換情報データによって前記仮想DMA転送アドレス値を
物理DMA転送アドレス値に変換して前記主記憶装置へ
出力するステップと、前記主記憶装置のデータ読み書き
制御と前記入出力ポートのデータ入出力制御とを行うス
テップとを含むことを特徴とする。
【0009】
【作用】上記課題を解決するための本発明の第一の解決
手段では、プロセッサシステム起動時に仮想アドレス値
を物理アドレス値に変換する変換情報データを前記中央
制御装置より仮想/物理アドレス変換部に設定してお
く。
手段では、プロセッサシステム起動時に仮想アドレス値
を物理アドレス値に変換する変換情報データを前記中央
制御装置より仮想/物理アドレス変換部に設定してお
く。
【0010】そして、DMA転送開始前に中央制御装置
はDMAコントローラに仮想DMA転送開始アドレス値
を設定しておく。そうしてDMAコントローラにDMA
起動要求が入力されると、DMAコントローラは上記仮
想DMA転送開始アドレス値を順次インクリメントして
仮想DMA転送アドレス値を仮想/物理アドレス変換部
へ出力する。この仮想/物理アドレス変換部は仮想DM
A転送アドレス値を前記変換情報データによって物理D
MA転送アドレス値に変換して主記憶装置へ出力する。
これと共にDMAコントローラは主記憶装置のデータ読
み書き制御と入出力ポートのデータ入出力制御とを行う
ことで主記憶装置と入出力ポートとのDMA転送を行
う。
はDMAコントローラに仮想DMA転送開始アドレス値
を設定しておく。そうしてDMAコントローラにDMA
起動要求が入力されると、DMAコントローラは上記仮
想DMA転送開始アドレス値を順次インクリメントして
仮想DMA転送アドレス値を仮想/物理アドレス変換部
へ出力する。この仮想/物理アドレス変換部は仮想DM
A転送アドレス値を前記変換情報データによって物理D
MA転送アドレス値に変換して主記憶装置へ出力する。
これと共にDMAコントローラは主記憶装置のデータ読
み書き制御と入出力ポートのデータ入出力制御とを行う
ことで主記憶装置と入出力ポートとのDMA転送を行
う。
【0011】上記課題を解決するための本発明の第二の
解決手段は、プロセッサシステム起動時に仮想アドレス
値を物理アドレス値に変換する変換情報データを前記中
央制御装置よりDMA転送アドレス変換機能付きDMA
コントローラに設定しておく。
解決手段は、プロセッサシステム起動時に仮想アドレス
値を物理アドレス値に変換する変換情報データを前記中
央制御装置よりDMA転送アドレス変換機能付きDMA
コントローラに設定しておく。
【0012】そして、DMA転送開始前に中央制御装置
はDMA転送アドレス変換機能付きDMAコントローラ
に仮想DMA転送開始アドレス値を設定しておく。そう
してDMAコントローラにDMA起動要求が入力される
と、DMAコントローラは上記仮想DMA転送開始アド
レス値を順次インクリメントして仮想DMA転送アドレ
ス値を求め、さらにこの仮想DMA転送アドレス値を前
記変換情報データによって物理DMA転送アドレス値に
変換して主記憶装置へ出力する。これと共にDMAコン
トローラは主記憶装置のデータ読み書き制御と入出力ポ
ートのデータ入出力制御とを行うことで主記憶装置と入
出力ポートとのDMA転送を行う。
はDMA転送アドレス変換機能付きDMAコントローラ
に仮想DMA転送開始アドレス値を設定しておく。そう
してDMAコントローラにDMA起動要求が入力される
と、DMAコントローラは上記仮想DMA転送開始アド
レス値を順次インクリメントして仮想DMA転送アドレ
ス値を求め、さらにこの仮想DMA転送アドレス値を前
記変換情報データによって物理DMA転送アドレス値に
変換して主記憶装置へ出力する。これと共にDMAコン
トローラは主記憶装置のデータ読み書き制御と入出力ポ
ートのデータ入出力制御とを行うことで主記憶装置と入
出力ポートとのDMA転送を行う。
【0013】上記課題を解決するための本発明の第三の
解決手段は、プロセッサシステム起動時に仮想アドレス
値を物理アドレス値に変換する変換情報データを前記中
央制御装置よりDMA転送アドレス変換機能付きDMA
コントローラに設定しておく。
解決手段は、プロセッサシステム起動時に仮想アドレス
値を物理アドレス値に変換する変換情報データを前記中
央制御装置よりDMA転送アドレス変換機能付きDMA
コントローラに設定しておく。
【0014】そして、DMA転送開始前に中央制御装置
はDMA転送アドレス変換機能付きDMAコントローラ
に仮想DMA転送開始アドレス値を設定しておく。そう
してDMAコントローラにDMA起動要求が入力される
と、DMAコントローラは上記仮想DMA転送開始アド
レス値を順次インクリメントして仮想DMA転送アドレ
ス値を求め、さらにこの仮想DMA転送アドレス値を前
記変換情報データによって物理DMA転送アドレス値に
変換して主記憶装置へ出力する。これと共にDMAコン
トローラは主記憶装置のデータ読み書き制御と入出力ポ
ートのデータ入出力制御とを行うことで主記憶装置と入
出力ポートとのDMA転送を行う。
はDMA転送アドレス変換機能付きDMAコントローラ
に仮想DMA転送開始アドレス値を設定しておく。そう
してDMAコントローラにDMA起動要求が入力される
と、DMAコントローラは上記仮想DMA転送開始アド
レス値を順次インクリメントして仮想DMA転送アドレ
ス値を求め、さらにこの仮想DMA転送アドレス値を前
記変換情報データによって物理DMA転送アドレス値に
変換して主記憶装置へ出力する。これと共にDMAコン
トローラは主記憶装置のデータ読み書き制御と入出力ポ
ートのデータ入出力制御とを行うことで主記憶装置と入
出力ポートとのDMA転送を行う。
【0015】
【実施例】次に、本発明のDMA転送用アドレス変換装
置付きプロセッサシステムおよびDMA転送方法につい
て図面を参照して以下に説明する。
置付きプロセッサシステムおよびDMA転送方法につい
て図面を参照して以下に説明する。
【0016】図1は本発明の一実施例を実現するプロセ
ッサシステムのブロック構成図である。この図1におい
て複数のアドレス信号線からなるアドレスバス60に
は、仮想/物理アドレス変換部10のアドレス値出力端
子103が、中央制御装置(以下CPU)30のアドレ
ス値出力端子301が、さらに主記憶装置(以下メモ
リ)40のアドレス入力端子401が各々接続されてい
る。また、データ授受を行う複数のデータ信号線からな
るデータバス70にも同様に、CPU30のデータ入出
力端子302と、メモリ40のデータ入出力端子402
と、入出力ポート50のデータ入出力端子502と仮想
/物理アドレス変換部10のデータ入力端子101とD
MAコントローラ20のデータ入力端子201とが各々
接続されている。
ッサシステムのブロック構成図である。この図1におい
て複数のアドレス信号線からなるアドレスバス60に
は、仮想/物理アドレス変換部10のアドレス値出力端
子103が、中央制御装置(以下CPU)30のアドレ
ス値出力端子301が、さらに主記憶装置(以下メモ
リ)40のアドレス入力端子401が各々接続されてい
る。また、データ授受を行う複数のデータ信号線からな
るデータバス70にも同様に、CPU30のデータ入出
力端子302と、メモリ40のデータ入出力端子402
と、入出力ポート50のデータ入出力端子502と仮想
/物理アドレス変換部10のデータ入力端子101とD
MAコントローラ20のデータ入力端子201とが各々
接続されている。
【0017】そして、DMAコントローラ20のアドレ
ス値出力端子204は仮想/物理アドレス変換部10の
アドレス値入力端子102と、DMAコントローラ20
のメモリ制御信号出力端子202はメモリ40のメモリ
制御信号入力端子403と、DMAコントローラ20の
I/O制御信号出力端子203は入出力ポート50のI
/O制御信号入力端子501とがそれぞれ接続されてい
る。
ス値出力端子204は仮想/物理アドレス変換部10の
アドレス値入力端子102と、DMAコントローラ20
のメモリ制御信号出力端子202はメモリ40のメモリ
制御信号入力端子403と、DMAコントローラ20の
I/O制御信号出力端子203は入出力ポート50のI
/O制御信号入力端子501とがそれぞれ接続されてい
る。
【0018】また、DMAコントローラ20の信号入力
端子205にはDMA起動要求信号1が入力される。
端子205にはDMA起動要求信号1が入力される。
【0019】以上の構成において、以下その動作につい
て説明する。電源投入時またはCPU30リセット時、
CPU30は始めに仮想/物理アドレス変換情報データ
をデータバス70を介して仮想/物理アドレス変換部1
0へ出力する。この仮想/物理アドレス変換情報は一度
入力されると、システムリセットが行われない限り再度
書き込まれることはない。次にCPU30は、DMA転
送先のアドレス値を設定するために仮想DMA転送開始
アドレス値をデータバス70を介してDMAコントロー
ラ20へ出力する。その際に、CPU30は転送先ある
いは転送元のメモリ40の物理アドレスは考慮していな
い。つまり、従来のようなプログラムにる演算によって
仮想アドレス値を実際の物理アドレス値へ変換すること
は行わず、仮想アドレス値をそのままDMA開始アドレ
ス値としてDMAコントローラ20に出力している。そ
の後、DMA起動要求信号1がDMAコントローラ20
に入力されると、CPU30によって先に設定された仮
想DMA開始アドレス値および内部状態に従って、1ず
つインクリメントされた連続する仮想DMA転送アドレ
ス値を仮想/物理アドレス変換部10へ順次出力する。
これと共にDMAコントローラ20はメモリ40と入出
力ポート50へメモリ制御信号とI/O制御信号とを出
力して、メモリ40と入出力ポート50との間でDMA
転送を制御行わせる。またこのとき、仮想/物理アドレ
ス変換部10は、DMAコントローラ20より入力され
る上記順次インクメントされる仮想DMAアドレス値か
ら、仮想/物理アドレス変換情報データに基ずきメモリ
40の実際の物理DMA転送アドレス値を演算し、アド
レスバス60を介してメモリ40へ出力する。この物理
DMA転送アドレス値で定まるメモリ40の領域から、
またはその領域へデータの読み出し/書き込みを行いつ
つ入出力ポート50とのデータ入出力によるDMA転送
を行う。
て説明する。電源投入時またはCPU30リセット時、
CPU30は始めに仮想/物理アドレス変換情報データ
をデータバス70を介して仮想/物理アドレス変換部1
0へ出力する。この仮想/物理アドレス変換情報は一度
入力されると、システムリセットが行われない限り再度
書き込まれることはない。次にCPU30は、DMA転
送先のアドレス値を設定するために仮想DMA転送開始
アドレス値をデータバス70を介してDMAコントロー
ラ20へ出力する。その際に、CPU30は転送先ある
いは転送元のメモリ40の物理アドレスは考慮していな
い。つまり、従来のようなプログラムにる演算によって
仮想アドレス値を実際の物理アドレス値へ変換すること
は行わず、仮想アドレス値をそのままDMA開始アドレ
ス値としてDMAコントローラ20に出力している。そ
の後、DMA起動要求信号1がDMAコントローラ20
に入力されると、CPU30によって先に設定された仮
想DMA開始アドレス値および内部状態に従って、1ず
つインクリメントされた連続する仮想DMA転送アドレ
ス値を仮想/物理アドレス変換部10へ順次出力する。
これと共にDMAコントローラ20はメモリ40と入出
力ポート50へメモリ制御信号とI/O制御信号とを出
力して、メモリ40と入出力ポート50との間でDMA
転送を制御行わせる。またこのとき、仮想/物理アドレ
ス変換部10は、DMAコントローラ20より入力され
る上記順次インクメントされる仮想DMAアドレス値か
ら、仮想/物理アドレス変換情報データに基ずきメモリ
40の実際の物理DMA転送アドレス値を演算し、アド
レスバス60を介してメモリ40へ出力する。この物理
DMA転送アドレス値で定まるメモリ40の領域から、
またはその領域へデータの読み出し/書き込みを行いつ
つ入出力ポート50とのデータ入出力によるDMA転送
を行う。
【0020】なお、上記実施例においては仮想/物理ア
ドレス変換部10とDMAコントローラ20とを別体の
装置としたものを示したが、これらを一つの装置とした
ものでも良い。
ドレス変換部10とDMAコントローラ20とを別体の
装置としたものを示したが、これらを一つの装置とした
ものでも良い。
【0021】さらには、内部に記憶領域,算術論理演算
回路,命令制御回路等を備える1チップのディジタルシ
グナルプロセッサに保存せしめたファームウェアによっ
て、上記仮想DMA転送開始アドレス値から物理DMA
転送アドレス値を演算させると共に、メモリ40と入出
力ポート50とのデータ入出力制御を行わせるようにし
てもよい。
回路,命令制御回路等を備える1チップのディジタルシ
グナルプロセッサに保存せしめたファームウェアによっ
て、上記仮想DMA転送開始アドレス値から物理DMA
転送アドレス値を演算させると共に、メモリ40と入出
力ポート50とのデータ入出力制御を行わせるようにし
てもよい。
【0022】
【発明の効果】以上説明したように本発明のDMA転送
用アドレス変換装置付きプロセッサシステムおよびDM
A転送方法では、システム立上げ時に、仮想アドレス値
と物理アドレス値とを変換する予め定められた変換情報
データを、CPUによって仮想/物理アドレス変換部に
設定しておき、さらにDMA転送時には、CPUにより
DMAコントローラに設定された仮想DMA転送開始ア
ドレス値よりDMAコントローラが生成した仮想DMA
転送アドレス値を、上記変換情報データによりメモリの
実際の物理DMA転送アドレス値に変換するようにし
た。これによりDMA転送時に、CPUによる数値演算
で仮想アドレス値を物理アドレス値に変換する必要がな
く、しかも仮想アドレス値のままでDMA転送開始アド
レス値を設定することが可能となる。また、不連続な物
理アドレス区間にわたるDMA転送も、従来では仮想ア
ドレス値に基ずき不連続な物理アドレス領域毎にDMA
転送指示を数度にわたって繰り返し行わねばならなかっ
たものを、本発明では仮想アドレス空間上で連続であれ
ば、CPUによるアドレス値演算等の介在不用で、しか
も1回のDMA転送で行うことが可能である。
用アドレス変換装置付きプロセッサシステムおよびDM
A転送方法では、システム立上げ時に、仮想アドレス値
と物理アドレス値とを変換する予め定められた変換情報
データを、CPUによって仮想/物理アドレス変換部に
設定しておき、さらにDMA転送時には、CPUにより
DMAコントローラに設定された仮想DMA転送開始ア
ドレス値よりDMAコントローラが生成した仮想DMA
転送アドレス値を、上記変換情報データによりメモリの
実際の物理DMA転送アドレス値に変換するようにし
た。これによりDMA転送時に、CPUによる数値演算
で仮想アドレス値を物理アドレス値に変換する必要がな
く、しかも仮想アドレス値のままでDMA転送開始アド
レス値を設定することが可能となる。また、不連続な物
理アドレス区間にわたるDMA転送も、従来では仮想ア
ドレス値に基ずき不連続な物理アドレス領域毎にDMA
転送指示を数度にわたって繰り返し行わねばならなかっ
たものを、本発明では仮想アドレス空間上で連続であれ
ば、CPUによるアドレス値演算等の介在不用で、しか
も1回のDMA転送で行うことが可能である。
【0023】このようにDMA転送を行う際に、CPU
による付帯演算関与をハードウェアで肩代わりさせたの
で、ダイナミックかつ複雑なメモリ管理を行うソフトウ
ェアを有するプロセッサシステムにとって、DMA起動
に要するオーバヘッド・タイムを減少させることがで
き、システム全体としての処理能力が向上するという効
果もある。
による付帯演算関与をハードウェアで肩代わりさせたの
で、ダイナミックかつ複雑なメモリ管理を行うソフトウ
ェアを有するプロセッサシステムにとって、DMA起動
に要するオーバヘッド・タイムを減少させることがで
き、システム全体としての処理能力が向上するという効
果もある。
【図1】本発明の一実施例のブロック構成図。
1 DMA起動要求信号 10 仮想/物理アドレス変換部 20 DMAコントローラ 30 CPU 40 メモリ 50 入出力ポート 60 アドレスバス 70 データバス 101 データ入力端子 102 アドレス値入力端子 103 アドレス値出力端子 201 データ入力端子 202 メモリ制御信号出力端子 203 I/O制御信号出力端子 204 アドレス値出力端子 205 信号入力端子 301 アドレス値出力端子 302 データ入出力端子 401 アドレス入力端子 402 データ入出力端子 403 メモリ制御信号入力端子 501 I/O制御信号入力端子 502 データ入出力端子
Claims (3)
- 【請求項1】中央制御装置と、主記憶装置と、外部装置
とのデータ入出力を行う入出力ポートと、前記主記憶装
置のデータ読み書き制御と入出力ポートのデータ入出力
制御とを行うと共に、中央制御装置によって設定された
仮想DMA転送開始アドレス値から仮想DMA転送アド
レス値を演算出力するDMAコントローラとを備えるD
MA転送用アドレス変換装置付きプロセッサシステムに
おいて、 仮想アドレス値を物理アドレス値に変換する変換情報デ
ータを前記中央制御装置より受取り、前記DMAコント
ローラが出力した仮想DMA転送アドレス値を前記変換
情報データによって物理DMA転送アドレス値に変換し
て前記主記憶装置へ出力する仮想/物理アドレス変換部
を有することを特徴とするDMA転送用アドレス変換装
置付きプロセッサシステム。 - 【請求項2】中央制御装置と、主記憶装置と、外部装置
とのデータ入出力を行う入出力ポートとを備えるプロセ
ッサシステムにおいて、 仮想アドレス値を物理アドレス値に変換する変換情報デ
ータを前記中央制御装置より受取り、かつ中央制御装置
によって設定された仮想DMA転送開始アドレス値から
前記変換情報データによって物理DMA転送アドレス値
に変換して前記主記憶装置へ出力すると共に、前記主記
憶装置のデータ読み書き制御と前記入出力ポートのデー
タ入出力制御とを行うDMA転送アドレス変換機能付き
DMAコントローラを備えることを特徴とするプロセッ
サシステム。 - 【請求項3】中央制御装置と、主記憶装置と、外部装置
とのデータ入出力を行う入出力ポートとを備えるプロセ
ッサシステムに装備したDMA転送アドレス変換機能付
きDMAコントローラのDMA転送方法において、 仮想アドレス値を物理アドレス値に変換する変換情報デ
ータを前記中央制御装置より受取るステップと、 前記中央制御装置から受取った仮想DMA転送開始アド
レス値をDMA起動要求があると順次インクリメントし
て仮想DMA転送アドレス値を演算して求めるステップ
と、 前記変換情報データによって前記仮想DMA転送アドレ
ス値を物理DMA転送アドレス値に変換して前記主記憶
装置へ出力するステップと、 前記主記憶装置のデータ読み書き制御と前記入出力ポー
トのデータ入出力制御とを行うステップとを含むことを
特徴とするDMA転送アドレス変換機能付きDMAコン
トローラのDMA転送方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27765891A JPH05120205A (ja) | 1991-10-24 | 1991-10-24 | Dma転送用アドレス変換装置付きプロセツサシステムおよびdma転送方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27765891A JPH05120205A (ja) | 1991-10-24 | 1991-10-24 | Dma転送用アドレス変換装置付きプロセツサシステムおよびdma転送方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05120205A true JPH05120205A (ja) | 1993-05-18 |
Family
ID=17586499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27765891A Pending JPH05120205A (ja) | 1991-10-24 | 1991-10-24 | Dma転送用アドレス変換装置付きプロセツサシステムおよびdma転送方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05120205A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007519102A (ja) * | 2003-12-24 | 2007-07-12 | インテル・コーポレーション | グラフィックスメモリ・スイッチ |
JP2008123389A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 半導体集積回路装置 |
-
1991
- 1991-10-24 JP JP27765891A patent/JPH05120205A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007519102A (ja) * | 2003-12-24 | 2007-07-12 | インテル・コーポレーション | グラフィックスメモリ・スイッチ |
JP2008123389A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 半導体集積回路装置 |
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