JPH0511015A

JPH0511015A - 半導体集積回路のテスト回路

Info

Publication number: JPH0511015A
Application number: JP3185699A
Authority: JP
Inventors: Kazuyuki Kusaba; 和幸草葉
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1991-06-29
Filing date: 1991-06-29
Publication date: 1993-01-19
Anticipated expiration: 2013-03-09
Also published as: JP2723698B2

Abstract

(57)【要約】【目的】ボンディング不良等による半導体集積回路の
良否を短時間で判定できる半導体集積回路のテスト回路
を提供することを目的とする。【構成】外部端子１〜５に“１”が入力された場合
に、外部端子１〜５のうちの少なくとも１つが集積回路
の接地ラインにショートしているか、又は外部端子１〜
５のうちの少なくとも１つが半導体チップと接続されて
いないと、ＯＲ回路１０の出力は“０”になり、テスト
入力信号が“１”であってもテスト信号が出力されな
い。また、外部端子１〜５に“０”が入力された場合
に、外部端子１〜５のうちのいずれか１つが集積回路の
電源ラインにショートしていると、ＯＲ回路１０の出力
は“０”になり、テスト入力信号が“１”であってもテ
スト信号が出力されない。これにより、半導体集積回路
の良否を短時間で判定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は外部端子と半導体チップ
とのボンディング不良等の半導体集積回路の欠陥を検出
する機能を備えた半導体集積回路のテスト回路に関す
る。

【０００２】

【従来の技術】半導体集積回路のテストにおいて、特に
不良品選別テスト等のように全数をテストする必要があ
る場合は、量産数が多いほど、１つの集積回路のテスト
に要する時間を短縮することが要望される。このため、
重大な欠陥を有する不良品は、テスト工程の初期段階で
選別できることが好ましい。

【０００３】従来、半導体集積回路組み立て後に実施す
る不良品選別テストにおいては、先ず、第１のテストと
して、ボンディング（外部端子と半導体チップとのボン
ディング、以下同じ）の良否を判定するために、オープ
ン・ショートチェックを実施している。図３を用いて、
このオープン・ショートチェックの方法を説明する。

【０００４】図３は、半導体集積回路の入力保護回路を
示す回路図である。即ち、外部端子２６と入力バッファ
３１との接続点と電源端子２７との間にはＰチャネルト
ランジスタ２８が介装されており、このトランジスタ２
８のゲートは電源端子２７に接続されている。また、前
記接続点と接地３０との間にはＮチャネルトランジスタ
２９が介装されており、このトランジスタ２９のゲート
は接地３０に接続されている。このトランジスタ２８，
２９は、外部端子２６に所定の範囲を超える電圧が印加
された場合にオンになり、入力バッファ３１を保護す
る。

【０００５】オープン・ショートチェック時において
は、テスタを使用して、半導体集積回路の電源端子２７
及び接地３０の電位を０Ｖに維持すると共に、測定端子
（テストすべき外部端子）以外の端子にはテスタのドラ
イバから０Ｖを与える。そして、テスタのＤＣ（直流電
源）ユニットにより、測定端子から強制的に-100μＡ程
度の電流を引き抜き、測定端子と電源端子２７及び接地
３０との電位差を測定する。

【０００６】ボンディングが正常な場合は、測定端子
（外部端子２６）から強制的に-100μＡの電流を引き抜
くことにより、外部端子２６の電位は接地３０の電位よ
りも低くなる。このため、Ｎチャネルトランジスタ２９
を介して集積回路内部の接地ラインに電流が流れる。

【０００７】また、ボンディング不良により内部電源ラ
インとボンディング部分とが低抵抗でショートしている
場合（即ち、Ｐチャネルトランジスタ２８のソース・ド
レインが低抵抗でショートしている場合）は、外部端子
２６からテスタのＤＣユニットにより強制的に-100μＡ
の電流を引き抜いても、外部端子２６と電源端子２７と
の電位差は略０Ｖである。

【０００８】更に、ボンディング不良により集積回路内
部の接地ラインとボンディング部分とが低抵抗でショー
トしている場合（即ち、Ｎチャネルトランジスタ２９の
ソース・ドレインが低抵抗でショートしている場合）
は、端子２６と接地３０との電位差は略０Ｖである。

【０００９】更にまた、ボンディング不良により端子２
６が半導体チップのパッドに接続されていない場合は、
電流が流れないので、テスタにより端子２６から強制的
に電流を引き抜くと、端子２６の電位はマイナス側に大
きく変化しようとする。テスタには端子２６の電位が特
定の電位以下にならないようにクランプ値が設定されて
おり、これにより、集積回路を保護すると共に、測定端
子の電位がクランプ値に到達したことでオープン不良を
検出する。

【００１０】更にまた、外部端子２６が隣接する外部端
子に低抵抗でショートしている場合は、測定端子以外の
外部端子にはテスタのドライバーから０Ｖが与えられて
いるため、外部端子２６の電圧は略０Ｖになる。

【００１１】通常、入力保護トランジスタのしきい値は
約 0.7Ｖであるから、オープン・ショートチェックにお
ける電圧範囲の上限を約-0.2Ｖ、下限を約-1.2Ｖに設定
し、クランプ電圧を約-1.5Ｖに設定することで、集積回
路の良否の判定することができる。

【００１２】なお、測定端子が集積回路内部の電源ライ
ン、接地ライン又は隣接した外部端子との間で高抵抗で
ショートしており、その結果テスト時の電位が上述の電
圧範囲（-0.2乃至-1.2Ｖ）に入った場合は、高抵抗での
ショートを検出することはできない。

【００１３】また、上述の説明においては、測定端子が
入力端子の場合のオープン・ショートチェックについて
説明したが、測定端子が入出力端子の場合についても同
様である。

【００１４】即ち、図４に示すように、外部端子３２が
入出力端子の場合は、端子３２と入力バッファ３７との
接続点と電源端子３３との間には保護トランジスタとし
てのＰチャネルトランジスタ３４が介装されており、こ
のトランジスタ３４のゲートにはコントロール信号が与
えられるようになっている。また、前記接続点と接地３
６との間には保護トランジスタとしてのＮチャネルトラ
ンジスタ３５が介装されており、このトランジスタ３６
のゲートにはコントロール信号が与えられるようになっ
ている。

【００１５】この入出力端子３２のオープン・ショート
チェックにおいては、Ｐチャネルトランジスタ３４及び
Ｎチャネルトランジスタ３５のゲートに与えるコントロ
ール信号を、いずれも集積回路の電源ライン及び接地ラ
インと同様に、０Ｖに維持する。これにより、図４に示
す回路は、図３に示す回路と等価であるとみなすことが
できる。また、測定端子が出力端子である場合について
も、図４の入力バッファ３７がないだけでその他は同様
であるので、図３に示す回路と等価であるとみなすこと
ができる。従って、外部端子が入出力端子の場合及び出
力端子の場合であっても、オープン・ショートチェック
が可能である。

【００１６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路のオープン・ショートチェック
においては、全ての外部端子について個別的にオープン
・ショートチェックを行なう必要があり、外部端子を多
数備えた半導体集積回路のテストでは、１つの集積回路
のテストにかかる時間が長いという欠点がある。

【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、オープン・ショートチェックを短時間で実
施できる半導体集積回路のテスト回路を提供することを
目的とする。

【００１８】

【課題を解決するための手段】本願の第１発明に係る半
導体集積回路のテスト回路は、複数本の外部端子と、こ
れらの外部端子に入力された信号の論理積を演算する第
１の論理積演算手段と、前記外部端子に入力された信号
の論理和を演算する第１の論理和演算手段と、前記第１
の論理積演算手段の出力に基づく信号と前記第１の論理
和演算手段の出力に基づく信号の反転信号との論理和を
演算する第２の論理和演算手段と、この第２の論理和演
算手段の出力に基づく信号とテスト入力信号との論理積
を演算する第２の論理積演算手段とを有することを特徴
とする。

【００１９】本願の第２発明に係る半導体集積回路のテ
スト回路は、交互に配置された第１及び２の外部端子
と、この第２の外部端子に入力された信号を反転するイ
ンバータと、前記第１の外部端子に入力された信号及び
前記インバータの出力信号の論理積を演算する第１の論
理積演算手段と、前記第１の外部端子に入力された信号
及び前記インバータの出力信号の論理和を演算する第１
の論理和演算手段と、前記第１の論理積演算手段の出力
に基づく信号と前記第１の論理和演算手段の出力に基づ
く信号の反転信号との論理和を演算する第２の論理和演
算手段と、この第２の論理和演算手段の出力に基づく信
号とテスト入力信号との論理積を演算する第２の論理積
演算手段とを有することを特徴とする。

【００２０】

【作用】本願の第１発明においては、複数の外部端子に
入力された信号が第１の論理積演算手段及び第１の論理
和演算手段に与えられるようになっている。第２の論理
和演算手段は、この第１の論理積演算手段の出力に基づ
く信号及び第１の論理和演算手段の出力に基づく信号の
反転信号の論理和を演算する。第２の論理積演算手段
は、この第２の論理和演算手段の出力に基づく信号とテ
スト入力信号との論理積を演算して出力する。従って、
前記複数の外部端子に入力される信号が全て“０”のと
き及び全て“１”のときのみ前記第２の論理和演算手段
から“１”が出力される。

【００２１】この場合に、ボンディング不良等により、
外部端子と電源ライン又は接地ラインとがショートして
いる場合及び外部端子と半導体チップとが接続されてい
ない場合は、前記第２の論理和演算手段の出力は“０”
になる。そして、この場合は、テスト入力信号が“１”
であっても、第２の論理積演算手段の出力は“０”とな
るため、不良を検知することができる。これにより、全
ての外部端子のオープン・ショートチェックを同時に実
施できる。

【００２２】また、本願の第２発明においては、第１の
外部端子に入力された信号は第１の論理積演算手段及び
第１の論理和演算手段に与えられ、第２の外部端子に入
力された信号はインバータにより反転されて前記第１の
論理積演算手段及び前記第１の論理和演算手段に与えら
れるようになっている。また、前記第１の外部端子と前
記第２の外部端子とは交互に配置されている。従って、
前記第１の外部端子に“１”（又は、“０”）を入力
し、前記第２の外部端子に“０”（又は、“１”）を入
力することにより、上述の第１発明と同様の効果を得る
ことができる。また、この場合は、隣接して配置された
第１及び第２の外部端子がショートしていると、前記第
２の論理和演算手段の出力が“１”にならない。これに
より、隣接して配置された外部端子同士のショートを検
知することもできる。

【００２３】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００２４】図１は本発明の第１の実施例に係る半導体
集積回路のテスト回路を示す回路図である。

【００２５】外部端子１〜５は、いずれもＡＮＤ回路６
の入力端に接続されていると共に、ＮＯＲ回路７の入力
端に接続されている。また、ＡＮＤ回路６の出力はラッ
チ８に与えられ、ＮＯＲ回路７の出力はラッチ９に与え
られる。このラッチ８，９には、コントロール信号が与
えられるようになっている。そして、このラッチ８，９
の出力は、ＯＲ回路１０に与えられる。

【００２６】ＡＮＤ回路１１は、このＯＲ回路１０の出
力及びテスト入力信号がいずれも“１”の場合にテスト
信号を出力するようになっている。

【００２７】次に、本実施例の動作について説明する。

【００２８】テスタから外部端子１〜５に“１”が与え
られると、ＡＮＤ回路６の出力は“１”になり、ラッチ
８は“１”を保持する。このとき、ＮＯＲ回路７の出力
は“０”であり、ラッチ９は“０”を保持する。これに
より、ＯＲ回路１０の出力は“１”になる。この状態
で、テスト入力信号として“１”が与えられると、ＡＮ
Ｄ回路１１からテスト信号“１”が出力される。

【００２９】また、外部端子１〜５に“０”が与えられ
ると、ＮＯＲ回路７の出力は“１”になり、ラッチ９は
“１”を保持する。このとき、ＡＮＤ回路６の出力は
“０”であり、ラッチ８は“０”を保持する。これによ
り、ＯＲ回路１０の出力は“１”となり、テスト入力信
号が“１”であれば、ＡＮＤ回路１１からテスト信号
“１”が出力される。

【００３０】例えば、ラッチ８，９のコントロール信号
を、リセット期間中のみアクティブになるようにする。
そして、リセット解除まで全ての外部端子１〜５に
“１”を与え、完全にリセットが解除してからテスト入
力信号を“１”にするようにテスタのテストパターンを
設定する。そうすると、ボンディングが正常な場合は、
外部端子１〜５に与えた“１”が全てＡＮＤ回路６に入
力され、ラッチ８に“１”が保持される。これにより、
ＡＮＤ回路１１はテスト信号“１”を出力し、半導体集
積回路は予め設定されたテストモードに入る。

【００３１】この場合に、ボンディング不良により、外
部端子１〜５のうちの少なくとも１つが集積回路内の接
地ラインにショートしているか、又は外部端子１〜５の
うちの少なくとも１つの外部端子が半導体チップのパッ
ドと接続されていない場合は、ＡＮＤ回路６の出力は
“０”になり、ＯＲ回路１０の出力も“０”になる。従
って、ＡＮＤ回路１１からはテスト信号が出力されず、
これにより不良を検知することができる。

【００３２】また、リセット解除まで全ての外部端子に
“０”を与え、完全にリセットが解除してからテスト信
号を“１”にするようにテストパターンを設定したとす
る。そうすると、ボンディングが正常な場合は、外部端
子１〜５に与えた“０”が全てＮＯＲ回路７に入力さ
れ、ラッチ９に“１”が保持される。これにより、ＡＮ
Ｄ回路１１はテスト信号“１”を出力し、半導体集積回
路は予め設定されたテストモードに入る。

【００３３】この場合に、外部端子１〜５のうちの少な
くとも１つの外部端子が電源ラインにショートしている
と、ＮＯＲ回路７の出力は“０”になり、ラッチ９は
“０”を保持する。これにより、ＯＲ回路１０の出力は
“０”となり、ＡＮＤ回路１１からはテスト信号が出力
されないため、不良を検知することができる。

【００３４】ところで、半導体集積回路をテストする場
合のテスタによるテストパターンは、各機能毎及び各テ
ストモード毎に分かれており、複数の小さなテストパタ
ーンにより構成されている。また、一般的には、これら
のテストパターンを開始をする場合に、パターンの始め
にリセットを行なう。

【００３５】従って、ファンクションテストを少なくと
も２つ以上行なう選別テストにおいては、始めのパター
ンにおいてリセット解除まで全ての外部端子１〜５に
“１”を与え、次のパターンにおいてリセット解除まで
全ての外部端子１〜５に“０”を与えるとすれば、これ
以外にオープン・ショートテストを行なう必要がなく、
この２パターンでオープン又はショートの不良を検出す
ることができる。

【００３６】本実施例においては、外部端子に共通に
“１”又は“０”を入力すると、オープン・ショート不
良がない場合にテスト信号を発生するため、オープン・
ショートチェックが短時間で終了すると共に、低抵抗で
のショートは勿論、高抵抗でのショートも確実に検出す
ることができる。

【００３７】図２は、本発明の第２の実施例に係る半導
体集積回路のテスト回路を示す回路図である。

【００３８】本実施例が第１の実施例と異なる点は第２
の外部端子１３，１５，１６とＡＮＤ回路２０及びＮＯ
Ｒ回路２１との間にインバータ１７，１８，１９が設け
られていることにあり、その他の構成は基本的には第１
の実施例と同様である。即ち、図２に示すＡＮＤ回路２
０，２５、ＮＯＲ回路２１、ラッチ２２，２３及びＯＲ
回路２４は、夫々図１に示すＡＮＤ回路６，１１、ＮＯ
Ｒ回路７、ラッチ８，９及びＯＲ回路１０に対応してい
る。

【００３９】第１の外部端子１２，１４に入力された信
号は、ＡＮＤ回路２０に与えられると共にＮＯＲ回路２
１に与えられるようになっている。また、第２の外部端
子１３，１５，１６に入力された信号は、夫々インバー
タ１７，１８，１９で反転された後、ＡＮＤ回路２０及
びＮＯＲ回路２１に与えられるようになっている。な
お、第１の外部端子と第２の外部端子とは交互に配置さ
れている。

【００４０】本実施例においては、例えば、テスタに設
定された第１のテストパターンにおいて第１の外部端子
１２，１４に“０”を与え、第２の外部端子１３，１
５，１６に“１”を与える。また、第２のテストパター
ンにおいて第１の外部端子１２，１４に“１”を与え、
第２の外部端子１３，１５，１６に“０”を与える。

【００４１】これにより、隣接する外部端子がショート
している場合に、ＡＮＤ回路２０及びＮＯＲ回路２１の
出力がいずれも“０”になる。従って、本実施例におい
ては、第１の実施例と同様の効果を得ることができるの
に加えて、隣接する外部端子同士のショートも検出する
ことができるという効果を得ることができる。

【００４２】

【発明の効果】以上説明したように本発明においては、
複数の外部端子に所定の信号が入力され、これらの信号
が第１の論理積演算手段及び第１の論理和演算手段に入
力されると第２の論理積演算手段から所定の信号が出力
されるから、複数の外部端子のオープン・ショートチェ
ックを同時に実施することができる。従って、外部端子
を多数備えた多ピンの半導体集積回路のオープン・ショ
ートテスト時間を従来に比して著しく短縮することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体集積回路の
テスト回路を示す回路図である。

【図２】本発明の第２の実施例に係る半導体集積回路の
テスト回路を示す回路図である。

【図３】半導体集積回路の入力端子における入力保護回
路を示す回路図である。

【図４】半導体集積回路の入出力端子における入力保護
回路を示す回路図である。

【符号の説明】

１〜５，１２〜１６，２６，３２；外部端子６，１１，２０，２５；ＡＮＤ回路７，２１；ＮＯＲ回路８，９，２２，２３；ラッチ１０，２４；ＯＲ回路２７，３３；電源端子２８，２９，３４，３５；入力保護トランジスタ３０，３６；接地３１，３７入力バッファ

Claims

【特許請求の範囲】

【請求項１】複数本の外部端子と、これらの外部端子
に入力された信号の論理積を演算する第１の論理積演算
手段と、前記外部端子に入力された信号の論理和を演算
する第１の論理和演算手段と、前記第１の論理積演算手
段の出力に基づく信号と前記第１の論理和演算手段の出
力に基づく信号の反転信号との論理和を演算する第２の
論理和演算手段と、この第２の論理和演算手段の出力に
基づく信号とテスト入力信号との論理積を演算する第２
の論理積演算手段とを有することを特徴とする半導体集
積のテスト回路。
【請求項２】交互に配置された第１及び２の外部端子
と、この第２の外部端子に入力された信号を反転するイ
ンバータと、前記第１の外部端子に入力された信号及び
前記インバータの出力信号の論理積を演算する第１の論
理積演算手段と、前記第１の外部端子に入力された信号
及び前記インバータの出力信号の論理和を演算する第１
の論理和演算手段と、前記第１の論理積演算手段の出力
に基づく信号と前記第１の論理和演算手段の出力に基づ
く信号の反転信号との論理和を演算する第２の論理和演
算手段と、この第２の論理和演算手段の出力に基づく信
号とテスト入力信号との論理積を演算する第２の論理積
演算手段とを有することを特徴とする半導体集積のテス
ト回路。