JP3336859B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
路部を保護し、かつ外部装置と半導体素子の電気的接続
を安定に確保し、さらにもっとも高密度な実装を可能と
した半導体装置に関するものである。本発明の半導体装
置により、情報通信機器、事務用電子機器、家庭用電子
機器、測定装置、組み立てロボット等の産業用電子機
器、医療用電子機器、電子玩具等の小型化を容易にする
ものである。
(チップスケールパッケージ)と称される半導体装置に
ついて図面を参照しながら説明する。図5は従来のCS
Pと称される半導体装置を示す図である。図5(a)は
平面図、(b)は底面図、(c)は図5(a)のA1−
A2間の断面図である。図5を参照しながら従来のCS
Pの構成について説明する。
キャリア2にフェイスダウンで搭載され、金属突起3と
導電性の接続材料4により電気的に接続されている。さ
らに、半導体素子1と半導体キャリア2との隙間は封止
樹脂5により充填されている。また、半導体キャリア2
の表面電極6はビア7と内装パターン8により裏面電極
9と電気的に接続されているものである。
導体素子1に比べて半導体キャリア2が大きくなってい
る。これは、マイコン等の外部電極端子数が多い半導体
素子を中心にCSPを導入したため、キャリア底面の外
部端子数を十分に確保するためと、CSP製造の封止工
程において樹脂を半導体素子と半導体キャリアとの隙間
に浸透させるために必要な樹脂の塗布エリアを半導体素
子の存在しない半導体キャリアの周辺部にもたせていた
からである。これらのことから、場合によっては半導体
キャリアの大きさが搭載する半導体素子の2倍程度の大
きさになることも十分考えられる。
リップチップ(FC)実装と称する極めて高度な実装技
術を用いており、FC実装を行なうための他材料への制
限と工程数の多さによりかなり製造コストが高価なもの
になっている。
はピン数の特に多いもの、あるいはウエハ状態で半導体
素子の入手ができないものについては、工法的にもコス
ト的にも十分であるが、ピン数の少ないDRAMや汎用
マイコンなどはQFP(TSOP)に対し、かなりコス
ト高になるとともに、小型化のメリットもそれほど大き
くなくなってしまう。
(CSP)と称される半導体装置において、コスト低減
を実現するための半導体装置およびその製造方法を提供
することを目的とする。
ため本発明における半導体装置は、以下のような特徴を
有している。すなわち、半導体素子表面のパシベーショ
ン膜上に前記半導体素子の電極部に相当する位置が開口
した樹脂膜を有し、前記電極上にバリアメタルを有し、
前記樹脂膜上に前記バリアメタルから配線される金属配
線を有し、さらに前記金属配線上と前記樹脂膜上に前記
金属配線の一部分に開口部を有する保護膜を有するもの
である。
極上にバリアメタルを形成する工程と、前記半導体素子
のパシベーション膜上に前記半導体素子の電極部に相当
する位置が開口するように樹脂膜を形成する工程と、前
記樹脂膜上に前記バリアメタルと接続する金属配線を形
成する工程と、前記金属配線上と前記樹脂膜上に前記金
属配線上の一部に開口部を有する保護膜を形成する工程
とからなるものである。
て図面を参照しながら説明する。
オン・チップ)タイプのDRAM素子をCSP(以下S
−CSPと称す。)構造にした場合の半導体装置につい
て説明する。
(b),図1(c)はそれぞれ図1(a)のA−A1部
の断面図、B−B1部の断面図である。以下、これらの
図により、S−CSPの構造を説明する。
実施形態の半導体装置は、素子外部との電気的な接続は
保護膜10の開口部であるパッケージ電極11で行な
い、必要であればハンダボール等をパッケージ電極11
に付けるものである。半導体素子12の電極13から引
き出される金属配線14はパシベーション膜15上に形
成された樹脂層16上に形成され、この金属配線14に
より半導体素子12の電極13とパッケージ電極11と
が電気的に引き回されるものである。また、パシベーシ
ョン膜15上に形成される樹脂層16により、S−CS
Pが搭載される実装基板と半導体素子のSiとの熱膨脹
差によって生じる応力を緩和する。なお、17は、半導
体素子12の電極13上のバリアメタルであり、18
は、第2の金属膜である。
S−CSPの製造方法について説明する。
12の電極13上にバリアメタル17を形成し、パシベ
ーション膜15を形成する。
イミド樹脂を用いて、樹脂層16を形成し、仮硬化させ
る。
子12の電極13(バリアメタル17)の部分が開口す
るように露光および現像を行ない、樹脂層16の本硬化
を行なう。
ル17と樹脂層16とを形成した半導体素子12上に蒸
着法を用いて金属膜を形成し、金属配線14を形成す
る。
グにより、所望の領域以外の金属配線14を取り除く。
6上に形成した金属配線14に無電解めっき法を用いて
さらに金属膜18を積層する。
した樹脂層16と同様な方法で第2の樹脂層を形成し、
これを保護膜10とする。
置を製造することができる。次に第2の実施形態とし
て、バリアメタルなしのS−CSPの構造を図3に示
す。図3(a)はS−CSPの平面図、図3(b),図
3(c)はそれぞれ図3(a)のA−A1部の断面図、
B−B1部の断面図である。以下、これらの図により、
S−CSPの構造を説明する。
導体装置は、素子外部との電気的な接続は保護膜10の
開口部であるパッケージ電極11で行ない、必要であれ
ばハンダボール等をパッケージ電極11に付けるもので
ある。半導体素子12の電極13から引き出される金属
配線14はパシベーション膜15上に形成された樹脂層
16の上に形成され、この金属配線14により半導体素
子12の電極13とパッケージ電極11とが電気的に引
き回される。また、パシベーション膜15上に形成され
る樹脂層16により、S−CSPが搭載される実装基板
と半導体素子のSiとの熱膨脹差によって生じる応力を
緩和する。
いて、ポリイミド樹脂膜のような樹脂層の形成前には、
電極上にバリアメタルが存在しない構造であり、バリア
メタル形成分の工程を省くことができ、より低コストで
S−CSPの生産を行なうことができる。
で示した構造のS−CSPの製造方法を説明する。
を終えた通常の半導体ウエハ上の半導体素子12上のパ
シベーション膜15上に感光性のポリイミド樹脂をスピ
ンコートし、樹脂層16を形成して仮硬化させる。
12の電極13部が開口部になるように露光および現像
を行ない、樹脂層16の本硬化を行なう。
を形成した半導体素子12に対して、O2アッシャー1
9を施し、半導体素子12の電極13表層に形成された
酸化膜(図示せず)を除去する。
表層に酸化膜が形成されないうちに、蒸着法等により半
導体素子12上の樹脂層16上に金属配線14を形成す
る。
子12の電極13から引き回される金属配線14とパッ
ケージ電極になる部分を除いて、エッチングにより金属
配線14を除去する。
き法により残った金属配線14部分に、メッキ法により
第2の金属膜18を積層させる。
ジ電極11部が開口部になるようにエポキシ樹脂膜を形
成し、保護膜10を形成する。
置を製造することができる。
AMや汎用マイコン等の半導体素子がより高密度に実装
できるようになる。また、S−CSP化するための加工
をウエハ単位で一括して行なうので低コストで供給する
ことができる。またパッケージ電極の下に熱膨脹率の大
きい樹脂層を形成するために、実装時の熱膨脹差によっ
て生じる応力を緩和することができ、信頼性上優れた半
導体装置を実現することができる。
示す図
示す図
Claims (3)
- 【請求項1】 半導体素子の電極上にバリアメタルを有
し、前記半導体素子の表面のパシベーション膜上に前記
半導体素子の電極部に相当する位置が開口した樹脂膜を
有し、前記樹脂膜上に前記バリアメタルから配線される
金属配線を有し、さらに前記金属配線上と前記樹脂膜上
に前記金属配線の一部分に開口部を有する保護膜を有す
ることを特徴とする半導体装置。 - 【請求項2】 半導体素子の電極上にバリアメタルを形
成する工程と、前記半導体素子のパシベーション膜上に
前記半導体素子の電極部に相当する位置が開口するよう
に樹脂膜を形成する工程と、前記樹脂膜上に前記バリア
メタルと接続する金属配線を形成する工程と、前記金属
配線上と前記樹脂膜上に前記金属配線上の一部に開口部
を有する保護膜を形成する工程とからなることを特徴と
する半導体装置の製造方法。 - 【請求項3】 半導体素子のパシベーション膜上に前記
半導体素子の電極部が開口部になるように樹脂膜を形成
する工程と、前記樹脂膜と前記電極の表層の一部をO2
プラズマにて削り取る工程と、前記樹脂膜上に前記電極
と接続する金属配線を形成する工程と、前記金属配線上
と前記樹脂膜上に前記金属配線上の一部に開口部を有す
る保護膜を形成する工程とからなることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13465496A JP3336859B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13465496A JP3336859B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
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JPH09321181A JPH09321181A (ja) | 1997-12-12 |
JP3336859B2 true JP3336859B2 (ja) | 2002-10-21 |
Family
ID=15133435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13465496A Expired - Lifetime JP3336859B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
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Families Citing this family (5)
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JP3497722B2 (ja) | 1998-02-27 | 2004-02-16 | 富士通株式会社 | 半導体装置及びその製造方法及びその搬送トレイ |
JP3872648B2 (ja) | 1999-05-12 | 2007-01-24 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法並びに電子装置 |
JP4273347B2 (ja) | 2005-08-03 | 2009-06-03 | セイコーエプソン株式会社 | 半導体装置 |
JP4235835B2 (ja) | 2005-08-08 | 2009-03-11 | セイコーエプソン株式会社 | 半導体装置 |
JP4679553B2 (ja) * | 2007-07-23 | 2011-04-27 | イビデン株式会社 | 半導体チップ |
-
1996
- 1996-05-29 JP JP13465496A patent/JP3336859B2/ja not_active Expired - Lifetime
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JPH09321181A (ja) | 1997-12-12 |
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