JPH0499977A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0499977A JPH0499977A JP2217798A JP21779890A JPH0499977A JP H0499977 A JPH0499977 A JP H0499977A JP 2217798 A JP2217798 A JP 2217798A JP 21779890 A JP21779890 A JP 21779890A JP H0499977 A JPH0499977 A JP H0499977A
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- test mode
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000012360 testing method Methods 0.000 claims abstract description 136
- 238000010586 diagram Methods 0.000 description 7
- 241000288673 Chiroptera Species 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体集積回路装置に係り、詳しくは用意された種々の
テストモードのうちいずれか１つを設定する設定機能に
関し、 半導体集積回路装置のテストを行う場合、１つのテスト
端子で複数のテストモードを設定できるとともに、テス
ト端子の削減によりコストパフォーマンスを向上するこ
とができることを目的とし、種々の機能ブロック回路か
らなる機能ブロック回路群と複数の端子とを備えて構成
されるとともに、機能ブロック回路群の機能ブロック回
路について種々のテストモードが用意された半導体集積
回路装置において、前記複数の端子のうち、１つの端子
をこの半導体集積回路装置をテストモートと実動作モー
ドとに切り換えるためのテスト端子とするとともに、前
記テスト端子に印加される信号レベルに基づいて複数用
意されたテストモードのうちいずれか１つのテストモー
ドを設定するテストモード設定回路を設けた。
テストモードのうちいずれか１つを設定する設定機能に
関し、 半導体集積回路装置のテストを行う場合、１つのテスト
端子で複数のテストモードを設定できるとともに、テス
ト端子の削減によりコストパフォーマンスを向上するこ
とができることを目的とし、種々の機能ブロック回路か
らなる機能ブロック回路群と複数の端子とを備えて構成
されるとともに、機能ブロック回路群の機能ブロック回
路について種々のテストモードが用意された半導体集積
回路装置において、前記複数の端子のうち、１つの端子
をこの半導体集積回路装置をテストモートと実動作モー
ドとに切り換えるためのテスト端子とするとともに、前
記テスト端子に印加される信号レベルに基づいて複数用
意されたテストモードのうちいずれか１つのテストモー
ドを設定するテストモード設定回路を設けた。
［産業上の利用分野］
本発明は半導体集積回路装置に係り、詳しくは用意され
た種々のテストモードのうちいずれか１つを設定する設
定機能に関するものである。
た種々のテストモードのうちいずれか１つを設定する設
定機能に関するものである。
近年の半導体集積回路装置（以下、ＬＳＩという）の高
集積化に伴い、内部回路を構成する種々の機能ブロック
回路も複雑となり、故障を確実に発見するにはテストパ
ターンの量が膨大となってしまう。そのため、ＬＳＩの
テスト時にはテスト専用の回路を動作させ、ＬＳＩの実
動作における経路とは異なる経路を使用して種々の機能
ブロック回路のテストを行う傾向にある。このようなテ
ストを行う場合、内部回路を構成する機能ブロック回路
数が増えるほどテストモード数も増加する。
集積化に伴い、内部回路を構成する種々の機能ブロック
回路も複雑となり、故障を確実に発見するにはテストパ
ターンの量が膨大となってしまう。そのため、ＬＳＩの
テスト時にはテスト専用の回路を動作させ、ＬＳＩの実
動作における経路とは異なる経路を使用して種々の機能
ブロック回路のテストを行う傾向にある。このようなテ
ストを行う場合、内部回路を構成する機能ブロック回路
数が増えるほどテストモード数も増加する。
そのため、ＬＳＩをテストモードと実動作モードとに切
り換えるためのテスト端子が増してしまうが、コストを
下げるためにはテスト端子数を減らすことが必要である
。
り換えるためのテスト端子が増してしまうが、コストを
下げるためにはテスト端子数を減らすことが必要である
。
［従来の技術］
従来の半導体集積回路装置では用意されているテストモ
ードが１つの場合であれば、テストモードと実動作との
切換えのみであり、テスト端子は１つあればよかった。
ードが１つの場合であれば、テストモードと実動作との
切換えのみであり、テスト端子は１つあればよかった。
ところが、ＬＳＩを構成する内部回路を構成する機能ブ
ロック回路が増えて、テストモードが複数必要になると
、テスト端子数を増加させていた。
ロック回路が増えて、テストモードが複数必要になると
、テスト端子数を増加させていた。
即ち、例えばワンチップ上に種々の機能ブロック回路を
形成したＬＳＩ（システムオンチップ）では、テストモ
ードが２つ、４つに増加すると、チップの外周寄りに設
けた複数のパッドのうち、テストパットを２つ、３つと
増加させ、それらのテストパッドの信号の組合わせによ
り種々のテストモードのうちいずれか１つを設定するよ
うになっていた。又、１つのチップ又は複数のチップを
パッケージに実装したＬＳＩ（以下、パッケージＬＳＩ
という）ではテストバット数に応じてパッケージ外部に
設けた複数のピンのうち、テストピンを２本、３本と増
加させ、それらのテストピンの信号の組合わせにより種
々のテストモードのうちいずれか１つを設定するように
なっていた。
形成したＬＳＩ（システムオンチップ）では、テストモ
ードが２つ、４つに増加すると、チップの外周寄りに設
けた複数のパッドのうち、テストパットを２つ、３つと
増加させ、それらのテストパッドの信号の組合わせによ
り種々のテストモードのうちいずれか１つを設定するよ
うになっていた。又、１つのチップ又は複数のチップを
パッケージに実装したＬＳＩ（以下、パッケージＬＳＩ
という）ではテストバット数に応じてパッケージ外部に
設けた複数のピンのうち、テストピンを２本、３本と増
加させ、それらのテストピンの信号の組合わせにより種
々のテストモードのうちいずれか１つを設定するように
なっていた。
［発明が解決しようとする課題］
ところが、システムオンチップではチップの外周寄りに
形成されるパッド数はチップサイズに応じて決まってお
り、テストモードの増加に伴ってテストパッド数を増加
させると、ＬＳＩの実動作のために使用できるパッド数
が減少する。このため、そのチップに搭載できる機能は
テストバット数を１つとした場合における搭載可能な最
大機能と比較して少なくなる。即ち、システムオンチッ
プにおけるテストバット数の増加は、そのチップサイズ
に対する搭載可能な機能の比率を低下させ、コストパフ
ォーマンスを低下させるという問題点があった。
形成されるパッド数はチップサイズに応じて決まってお
り、テストモードの増加に伴ってテストパッド数を増加
させると、ＬＳＩの実動作のために使用できるパッド数
が減少する。このため、そのチップに搭載できる機能は
テストバット数を１つとした場合における搭載可能な最
大機能と比較して少なくなる。即ち、システムオンチッ
プにおけるテストバット数の増加は、そのチップサイズ
に対する搭載可能な機能の比率を低下させ、コストパフ
ォーマンスを低下させるという問題点があった。
又、パッケージＬＳＩではテストピン数を増加させると
、このＬＳＩの実動作のために使用できるピン数が減少
する。このため、そのパッケージに実装できるチップ（
１つ又は複数）の搭載機能は、テストピン数を１つとし
た場合に実装できるチップの搭載機能と比較して少なく
なる。即ち、パッケージＬＳＩにおけるテストピン数の
増加は、そのパッケージサイズに対する実装可能な搭載
機能の比率を低下させ、コストパフォーマンスを低下さ
せるという問題点があった。
、このＬＳＩの実動作のために使用できるピン数が減少
する。このため、そのパッケージに実装できるチップ（
１つ又は複数）の搭載機能は、テストピン数を１つとし
た場合に実装できるチップの搭載機能と比較して少なく
なる。即ち、パッケージＬＳＩにおけるテストピン数の
増加は、そのパッケージサイズに対する実装可能な搭載
機能の比率を低下させ、コストパフォーマンスを低下さ
せるという問題点があった。
本発明は上記問題点を解決するためになされたものであ
って、半導体集積回路装置のテストを行う場合、１つの
テスト端子で複数のテストモードを設定できるとともに
、テスト端子の削減によりコストパフォーマンスを向上
することができることを目的とする。
って、半導体集積回路装置のテストを行う場合、１つの
テスト端子で複数のテストモードを設定できるとともに
、テスト端子の削減によりコストパフォーマンスを向上
することができることを目的とする。
又、レベル判定回路におけるしきい値を細分化してレベ
ル判定回路の数を増加させることにより、テストモード
数を増加させることができることを目的とする。
ル判定回路の数を増加させることにより、テストモード
数を増加させることができることを目的とする。
［課題を解決するための手段］
第１図に本発明の原理説明図を示す。
機能ブロック回路群１は種々の機能ブロック回路からな
り、機能ブロック回路群１の機能ブロック回路について
種々のテストモードが用意されている。
り、機能ブロック回路群１の機能ブロック回路について
種々のテストモードが用意されている。
テスト端子３は複数の端子２のうちの１つであり、この
半導体集積回路装置をテストモードと実動作モードとに
切り換えるためのものである。テストモード設定回路４
はテスト端子３に印加される信号レベルに基づいて複数
用意されたテストモードのうちいずれか１つのテストモ
ードを設定する。
半導体集積回路装置をテストモードと実動作モードとに
切り換えるためのものである。テストモード設定回路４
はテスト端子３に印加される信号レベルに基づいて複数
用意されたテストモードのうちいずれか１つのテストモ
ードを設定する。
又、第２の発明では、テストモード設定回路を、それぞ
れ異なるしきい値を有し、前記テスト端子に印加される
信号レベルに対して大か小かの出力信号を出力する複数
のレベル判定回路を備えたモード切換部と、複数のレベ
ル判定回路の出力信号に基づいて複数用意されたテスト
モードのうちいずれか１つのテストモードを指定する信
号を出力するテストモート指定部とで構成した。
れ異なるしきい値を有し、前記テスト端子に印加される
信号レベルに対して大か小かの出力信号を出力する複数
のレベル判定回路を備えたモード切換部と、複数のレベ
ル判定回路の出力信号に基づいて複数用意されたテスト
モードのうちいずれか１つのテストモードを指定する信
号を出力するテストモート指定部とで構成した。
［作用］
本発明によれば、テスト端子３に印加される信号レベル
に基づいてテストモード設定回路４により用意された種
々のテストモードのうちいずれか１つが設定される。
に基づいてテストモード設定回路４により用意された種
々のテストモードのうちいずれか１つが設定される。
従って、例えばシステムオンチップの場合には、チップ
外周寄りに設けた複数のパッドのうち、１つのテストパ
ッド以外の全てのバットを実動作のために使用できるた
め、そのチップサイズに対する搭載可能な機能の比率が
上昇し、コストパフォーマンスが向上する。
外周寄りに設けた複数のパッドのうち、１つのテストパ
ッド以外の全てのバットを実動作のために使用できるた
め、そのチップサイズに対する搭載可能な機能の比率が
上昇し、コストパフォーマンスが向上する。
又、例えばパッケージＬＳＩの場合には、パッケージ外
部に設けた複数のピンのうち、１つのテストピン以外の
全てのピンを実動作のために使用できるため、そのパッ
ケージサイズに対する実装可能な搭載機能の比率が上昇
し、コストパフォーマンスが向上する。
部に設けた複数のピンのうち、１つのテストピン以外の
全てのピンを実動作のために使用できるため、そのパッ
ケージサイズに対する実装可能な搭載機能の比率が上昇
し、コストパフォーマンスが向上する。
又、レベル判定回路におけるしきい値を細分化してレベ
ル判定回路の数を増加させることにより、テストモード
数を増加させることができる。
ル判定回路の数を増加させることにより、テストモード
数を増加させることができる。
［実施例］
以下、本発明をパッケージＬＳＩに具体化した一実施例
を第２〜６図に従って説明する。
を第２〜６図に従って説明する。
第２図はパッケージＬＳＩｌ０を示し、パッケージ１１
内にはシステムオンチップ１２が実装されている。パッ
ケージ１１の外部にはテスト端子としての１本のテスト
ピン１３と、端子としての複数の入出力ピン１４．１５
とが設けられている。
内にはシステムオンチップ１２が実装されている。パッ
ケージ１１の外部にはテスト端子としての１本のテスト
ピン１３と、端子としての複数の入出力ピン１４．１５
とが設けられている。
テストピン１３にはこのパッケージＬＳＩｌ０をテスト
モードと実動作モードとに切り換えるためのテストモー
ド切換信号ＶＩＮが入力されるようになっている。
モードと実動作モードとに切り換えるためのテストモー
ド切換信号ＶＩＮが入力されるようになっている。
システムオンチップ１２はワンチップ上に形成した種々
の機能ブロック回路、即ち、ＣＰＵ （中央処理装置）
１６．ＲＯＭ（リードオンリメモリ）１７、ＲＡＭ（ラ
ンダムアクセスメモリ）１８゜論理セルアレイ１９等を
備えるとともに、テストモード設定回路２０及びテスト
モード選択回路２１を備えて構成されている。
の機能ブロック回路、即ち、ＣＰＵ （中央処理装置）
１６．ＲＯＭ（リードオンリメモリ）１７、ＲＡＭ（ラ
ンダムアクセスメモリ）１８゜論理セルアレイ１９等を
備えるとともに、テストモード設定回路２０及びテスト
モード選択回路２１を備えて構成されている。
テストモード設定回路２０は図示しない配線を介して前
記テストピン１３からテストモー１・切換信号ＶＩＮが
入力され、そのテストモード切換信号ＶＩＮの電圧値に
基づいて前記ＣＰＵ１６．ＲＯＭ１７、ＲＡＭＩ ８．
論理セルアレイ１９等について用意された種々のテスト
モードのうちいずれか１つを設定する。テストモード選
択回路２１は前記テストモード設定回路２０の設定結果
に基づいて前記ＣＰＵＩ ６．ＲＯＭＩ ７．ＲＡＭＩ
８．論理セルアレイ１９等のいずれか１つの機能プロ
ワり回路を所定の入力ピン１４及び出力ピン１５間に接
続し、テストを行わせる。
記テストピン１３からテストモー１・切換信号ＶＩＮが
入力され、そのテストモード切換信号ＶＩＮの電圧値に
基づいて前記ＣＰＵ１６．ＲＯＭ１７、ＲＡＭＩ ８．
論理セルアレイ１９等について用意された種々のテスト
モードのうちいずれか１つを設定する。テストモード選
択回路２１は前記テストモード設定回路２０の設定結果
に基づいて前記ＣＰＵＩ ６．ＲＯＭＩ ７．ＲＡＭＩ
８．論理セルアレイ１９等のいずれか１つの機能プロ
ワり回路を所定の入力ピン１４及び出力ピン１５間に接
続し、テストを行わせる。
次に、前記テストモード設定回路２０について説明する
。
。
第３図に示すように、テストモード設定回路２０はモー
ド切換部３０とテストモード指定部３１とで構成されて
いる。モード切換部３０は前記テストピン１３に接続さ
れたレベル判定回路としてのｎ個のインバータ回路３０
Ａ１〜３０Ａｎと、全てのインバータ回路３０Ａ１〜３
０Ａｎの出力信号ＴＳＩ〜ＴＳｎを入力とするナンド（
ＮＡＮＤ）回路３０Ｂとで構成されている。
ド切換部３０とテストモード指定部３１とで構成されて
いる。モード切換部３０は前記テストピン１３に接続さ
れたレベル判定回路としてのｎ個のインバータ回路３０
Ａ１〜３０Ａｎと、全てのインバータ回路３０Ａ１〜３
０Ａｎの出力信号ＴＳＩ〜ＴＳｎを入力とするナンド（
ＮＡＮＤ）回路３０Ｂとで構成されている。
第４図に示すように、前記各インバータ回路３０Ａ１〜
３０Ａｎは電源ＶＤＤ、ＧＮＤ間に直列に接続されたｐ
ＭＯ８及びｎＭＯｓトランジスタ３２．３３で構成され
ている。各インバータ回路３０Ａ１〜３０ＡｎのｐＭＯ
８ｌ−ランジスタ３２のチャネル長はそれぞれ等しく形
成され、ｎ Ｍ ＯＳトランジスタ３３のチャネル長は
順次大きくなるように形成、即ち、各インバータ回路３
０Ａｉ（ｉ＝Ｌ ２． ・・・、ｎ）はしきい値、
即ち、出力反転電圧ＶＴｉ（ｉ＝１．２． ・・＊、
ｎ）がそれぞれ異なるように形成されている。各出力反
転電圧ＶＴｉはｐＭＯ８及びｎＭＯｓトランジスタ３２
．３３のプロセス精度で決まる係数をａとすると、以下
の式にて求められる。
３０Ａｎは電源ＶＤＤ、ＧＮＤ間に直列に接続されたｐ
ＭＯ８及びｎＭＯｓトランジスタ３２．３３で構成され
ている。各インバータ回路３０Ａ１〜３０ＡｎのｐＭＯ
８ｌ−ランジスタ３２のチャネル長はそれぞれ等しく形
成され、ｎ Ｍ ＯＳトランジスタ３３のチャネル長は
順次大きくなるように形成、即ち、各インバータ回路３
０Ａｉ（ｉ＝Ｌ ２． ・・・、ｎ）はしきい値、
即ち、出力反転電圧ＶＴｉ（ｉ＝１．２． ・・＊、
ｎ）がそれぞれ異なるように形成されている。各出力反
転電圧ＶＴｉはｐＭＯ８及びｎＭＯｓトランジスタ３２
．３３のプロセス精度で決まる係数をａとすると、以下
の式にて求められる。
ＶＴｉ＝ ＶＤＤＸ ａ Ｘ ｉ ＜ ＶＤＤ従って、
各インバータ回路３０Ａ１〜３０Ａｎはテストモード切
換信号ＶＩＮがその出力反転電圧ＶＴｉ未満のとき論理
値「Ｈ」の出力信号ＴＳＩ〜ＴＳｎを出力し、テストモ
ード切換信号ＶＩＮがその出力反転電圧ＶＴｉ以上のと
き論理値ｒＬ、、＋の出力信号ＴＳＩ〜ＴＳｎを出力す
る。第５図は各インバータ回路３０Ａ１〜３０Ａｎの動
作を説明するものであり、例えばテストモード切換信号
ＶＩＮが、ＶＤＤＸａ≦Ｖ ＩＮ＜ ＶＤＤＸ ２ ａ
である場合には、出力信号ＴＳＩのみが論理値ｒＬＪと
なり、出力信号ＴＳ２〜ＴＳｎは論理値ｒ ＨＪとなる
。
各インバータ回路３０Ａ１〜３０Ａｎはテストモード切
換信号ＶＩＮがその出力反転電圧ＶＴｉ未満のとき論理
値「Ｈ」の出力信号ＴＳＩ〜ＴＳｎを出力し、テストモ
ード切換信号ＶＩＮがその出力反転電圧ＶＴｉ以上のと
き論理値ｒＬ、、＋の出力信号ＴＳＩ〜ＴＳｎを出力す
る。第５図は各インバータ回路３０Ａ１〜３０Ａｎの動
作を説明するものであり、例えばテストモード切換信号
ＶＩＮが、ＶＤＤＸａ≦Ｖ ＩＮ＜ ＶＤＤＸ ２ ａ
である場合には、出力信号ＴＳＩのみが論理値ｒＬＪと
なり、出力信号ＴＳ２〜ＴＳｎは論理値ｒ ＨＪとなる
。
そして、前記ＮＡＮＤ回路３０Ｂは全てのインバータ回
路３０Ａ１〜３０Ａｎの出力信号ＴＳ１〜ＴＳｎのうち
、いずれか１つが論理値ｒＬＪになると論理値「Ｈ」の
モード切換信号Ｔを前記テストモード選択回路２１に出
力し、このパッケージＬＳＩｌ０をテストモードに切り
換える。又、ＮＡＮＤ回路３０Ｂは全てのインバータ回
路３０Ａ１〜３０Ａｎの出力信号ＴＳＩ〜ＴＳｎが論理
値「Ｈ」になると、論理値「Ｌ」のモード切換信号Ｔを
前記テストモード選択回路２１に出力し、このパッケー
ジＬＳ１１０を実動作モードに切り換える。
路３０Ａ１〜３０Ａｎの出力信号ＴＳ１〜ＴＳｎのうち
、いずれか１つが論理値ｒＬＪになると論理値「Ｈ」の
モード切換信号Ｔを前記テストモード選択回路２１に出
力し、このパッケージＬＳＩｌ０をテストモードに切り
換える。又、ＮＡＮＤ回路３０Ｂは全てのインバータ回
路３０Ａ１〜３０Ａｎの出力信号ＴＳＩ〜ＴＳｎが論理
値「Ｈ」になると、論理値「Ｌ」のモード切換信号Ｔを
前記テストモード選択回路２１に出力し、このパッケー
ジＬＳ１１０を実動作モードに切り換える。
前記テストモード指定部３１はｎ個のエクスクル−シブ
オア（ＥｘＯＲ）回路３１Ａ１〜３１Ａｎで構成されて
いる。各ＥｘＯＲ回路３１ＡＩ〜３１Ａｎ−１は各イン
バータ回路３０Ａ１〜３０Ａｎ−１の出力信号ＴＳＩ〜
ＴＳｒｒ−１を一方の入力とするとともに、各インクく
一夕回路３０Ａ２〜３０Ａｎの出力信号ＴＳ２〜ＴＳｎ
を他方の入力としている。又、ＥｘＯＲ回路３１Ａｎは
インバータ回路３０Ａｎの出力信号ＴＳｎを一方の入力
とするとともに、電源ＶＤＤを他方の入力としている。
オア（ＥｘＯＲ）回路３１Ａ１〜３１Ａｎで構成されて
いる。各ＥｘＯＲ回路３１ＡＩ〜３１Ａｎ−１は各イン
バータ回路３０Ａ１〜３０Ａｎ−１の出力信号ＴＳＩ〜
ＴＳｒｒ−１を一方の入力とするとともに、各インクく
一夕回路３０Ａ２〜３０Ａｎの出力信号ＴＳ２〜ＴＳｎ
を他方の入力としている。又、ＥｘＯＲ回路３１Ａｎは
インバータ回路３０Ａｎの出力信号ＴＳｎを一方の入力
とするとともに、電源ＶＤＤを他方の入力としている。
そして、各ＥｘＯＲ回路３１Ａ１〜３１Ａｎは入力され
ている両信号に基づいてモード指定信号Ｔ１〜Ｔｎを前
記テストモード選択回路２１に出力する。即ち、各Ｅｘ
ＯＲ回路３１Ａ１〜３１Ａｎは入力されている両信号の
論理値が等しいと論理値ｒＬ」の信号を出力し、両信号
の論理値が異なると論理値ｒＨＪの信号を出力する。第
６図はテストモード設定回路２０の動作を説明するもの
であり、例えばインバータ回路３０Ａ１の出力信号ＴＳ
ｌのみが論理値「Ｌ」で、インバータ回路３０Ａ２〜３
０Ａｎの出力信号ＴＳ２〜ＴＳｎが論理値「Ｈ」である
と、モード指定信号Ｔｌのみが論理値［Ｈ］となり、前
記テストモード選択回路２１によりこのモード指定信号
ＴＩに対応した１つの機能ブロック回路が選択されてテ
ストが実行される。
ている両信号に基づいてモード指定信号Ｔ１〜Ｔｎを前
記テストモード選択回路２１に出力する。即ち、各Ｅｘ
ＯＲ回路３１Ａ１〜３１Ａｎは入力されている両信号の
論理値が等しいと論理値ｒＬ」の信号を出力し、両信号
の論理値が異なると論理値ｒＨＪの信号を出力する。第
６図はテストモード設定回路２０の動作を説明するもの
であり、例えばインバータ回路３０Ａ１の出力信号ＴＳ
ｌのみが論理値「Ｌ」で、インバータ回路３０Ａ２〜３
０Ａｎの出力信号ＴＳ２〜ＴＳｎが論理値「Ｈ」である
と、モード指定信号Ｔｌのみが論理値［Ｈ］となり、前
記テストモード選択回路２１によりこのモード指定信号
ＴＩに対応した１つの機能ブロック回路が選択されてテ
ストが実行される。
このように、本実施例のパッケージＬＳ１１０ではパッ
ケージ１１の外部に設けた複数のピンのうち１本のみを
テストピン１３とするとともに、それ以外の全てのピン
１４．１５を実動作のために使用するようにしている。
ケージ１１の外部に設けた複数のピンのうち１本のみを
テストピン１３とするとともに、それ以外の全てのピン
１４．１５を実動作のために使用するようにしている。
従って、パッケージ１１に対してそのサイズに対する実
装可能な最大機能を持つシステムオンチップ１２を実装
したことになる。即ち、パッケージサイズに対する実装
可能な搭載機能の比率を上昇させることができ、コスト
パフォーマンスを向上させることができる。
装可能な最大機能を持つシステムオンチップ１２を実装
したことになる。即ち、パッケージサイズに対する実装
可能な搭載機能の比率を上昇させることができ、コスト
パフォーマンスを向上させることができる。
又、モード切換部３０を構成する各インバータ回路にお
けるしきい値（出力判定電圧）を細分化することにより
、インバータ回路の数を増加させることができ、これに
よってテストモート数を増加させることができる。
けるしきい値（出力判定電圧）を細分化することにより
、インバータ回路の数を増加させることができ、これに
よってテストモート数を増加させることができる。
尚、本実施例ではモード切換部３０をｎ個のインバータ
回路３０Ａ１〜３０Ａｎと、ＮＡＮＤ回路３０Ｂとで構
成したが、第７図に示すように前記テストピン１３に接
続されたｎ個の比較器３０Ｃ１〜３０Ｃｎと、全ての比
較器３０Ｃ１〜３ｏＣｎの出力信号ＴＳＩ〜ＴＳｎを入
力とするオア（ＯＲ）回路３０Ｄとで構成してもよい。
回路３０Ａ１〜３０Ａｎと、ＮＡＮＤ回路３０Ｂとで構
成したが、第７図に示すように前記テストピン１３に接
続されたｎ個の比較器３０Ｃ１〜３０Ｃｎと、全ての比
較器３０Ｃ１〜３ｏＣｎの出力信号ＴＳＩ〜ＴＳｎを入
力とするオア（ＯＲ）回路３０Ｄとで構成してもよい。
この場合、各比較器３０Ｃ１〜３０Ｃｎに印加する基準
電圧Ｖｒｅｆｌ〜Ｖ ｒｅｆｎを、それぞれ前記各出力
反転電圧ＶＴＩ〜ＶＴｎと等しく設定しておけばよい。
電圧Ｖｒｅｆｌ〜Ｖ ｒｅｆｎを、それぞれ前記各出力
反転電圧ＶＴＩ〜ＶＴｎと等しく設定しておけばよい。
又、本実施例ではモード切換部３０をｎ個のインバータ
回路と、ＮＡＮＤ回路とで構成したが、インバータ回路
に代えてバッファ回路とするとともに、ＮＡＮＤ回路に
代えてＯＲ回路としてもよい。
回路と、ＮＡＮＤ回路とで構成したが、インバータ回路
に代えてバッファ回路とするとともに、ＮＡＮＤ回路に
代えてＯＲ回路としてもよい。
又、本実施例ではテストモード指定部３１をｎ個のＥｘ
ＯＲ回路で構成したが、テストモート指定部３１をＡ／
Ｄ変換器とデコーダ回路とで構成し、アナログのテスト
モード切換信号ＶＩＮをＡ／Ｄ変換器によりデジタル値
に変換し、その変換結果をデコーダ回路によりデコード
してモード指定信号Ｔ１〜Ｔｎを出力させるようにして
もよい。
ＯＲ回路で構成したが、テストモート指定部３１をＡ／
Ｄ変換器とデコーダ回路とで構成し、アナログのテスト
モード切換信号ＶＩＮをＡ／Ｄ変換器によりデジタル値
に変換し、その変換結果をデコーダ回路によりデコード
してモード指定信号Ｔ１〜Ｔｎを出力させるようにして
もよい。
又、本実施例ではテストモート設定回路２０によるテス
トモード設定をテストモード切換信号ＶＩＮの電圧値に
基づいて行うようにしたが、電流値に基づいてテストモ
ード設定を行うように構成してもよい。
トモード設定をテストモード切換信号ＶＩＮの電圧値に
基づいて行うようにしたが、電流値に基づいてテストモ
ード設定を行うように構成してもよい。
又、本実施例ではシステムオンチップ１２を実装したパ
ッケージＬ Ｓ Ｉ １．０に実施したが、複数■６ のチップを実装したパッケージＬＳＩに実施してもよい
。
ッケージＬ Ｓ Ｉ １．０に実施したが、複数■６ のチップを実装したパッケージＬＳＩに実施してもよい
。
更に、本実施例ではパッケージＬＳＩに実施したが、シ
ステムオンチップ１２においてもチップ外周寄りに設け
た複数のパッドのうち、１つのパッドのみをテストパッ
ドとするとともに、それ以外の全てのパッドを実動作の
ために使用するように構成すれば、そのチップサイズに
対する搭載可能な機能の比率を上昇させることができ、
コストパフォーマンスを向上させることができる。
ステムオンチップ１２においてもチップ外周寄りに設け
た複数のパッドのうち、１つのパッドのみをテストパッ
ドとするとともに、それ以外の全てのパッドを実動作の
ために使用するように構成すれば、そのチップサイズに
対する搭載可能な機能の比率を上昇させることができ、
コストパフォーマンスを向上させることができる。
［発明の効果］
以上詳述したように、本発明によれば半導体集積回路装
置のテストを行う場合、１つのテスト端子で複数のテス
トモードを設定できるとともに、テスト端子の削減によ
りコストパフォーマンスを向上することができる優れた
効果がある。
置のテストを行う場合、１つのテスト端子で複数のテス
トモードを設定できるとともに、テスト端子の削減によ
りコストパフォーマンスを向上することができる優れた
効果がある。
又、レベル判定回路におけるしきい値を細分化してレベ
ル判定回路の数を増加させることにより、テストモード
数を増加させることができる。
ル判定回路の数を増加させることにより、テストモード
数を増加させることができる。
第１図は本発明の原理説明図、
第２図は一実施例の構成を示すブロック回路図、第３図
はテストモード設定回路の一例を示す論理回路図、 第４図はインバータ回路を示す電気回路図、第５図は各
インバータ回路の動作説明図、第６図はテストモード設
定回路の動作説明図、第７図はテストモード設定回路の
別個を示す論理回路図である。 図において、 １は機能ブロック回路群、 ２は端子、 ３はテスト端子、 ４はテストモード設定回路である。
はテストモード設定回路の一例を示す論理回路図、 第４図はインバータ回路を示す電気回路図、第５図は各
インバータ回路の動作説明図、第６図はテストモード設
定回路の動作説明図、第７図はテストモード設定回路の
別個を示す論理回路図である。 図において、 １は機能ブロック回路群、 ２は端子、 ３はテスト端子、 ４はテストモード設定回路である。
Claims (1)
- 【特許請求の範囲】 １、種々の機能ブロック回路からなる機能ブロック回路
群（１）と複数の端子（２）とを備えて構成されるとと
もに、機能ブロック回路群（１）の機能ブロック回路に
ついて種々のテストモードが用意された半導体集積回路
装置において、前記複数の端子（２）のうち、１つの端
子をこの半導体集積回路装置をテストモードと実動作モ
ードとに切り換えるためのテスト端子（３）とするとと
もに、前記テスト端子（３）に印加される信号レベルに
基づいて複数用意されたテストモードのうちいずれか１
つのテストモードを設定するテストモード設定回路（４
）を設けたことを特徴とする半導体集積回路装置。 ２、前記テストモード設定回路（４）は、それぞれ異な
るしきい値を有し、前記テスト端子（３）に印加される
信号レベルに対して大か小かの出力信号を出力する複数
のレベル判定回路（３０Ａ１〜３０Ａｎ）を備えたモー
ド切換部（３０）と、複数のレベル判定回路（３０Ａ１
〜３０Ａｎ）の出力信号に基づいて複数用意されたテス
トモードのうちいずれか１つのテストモードを指定する
信号を出力するテストモード指定部（３１）とからなる
ことを特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217798A JPH0499977A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217798A JPH0499977A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499977A true JPH0499977A (ja) | 1992-03-31 |
Family
ID=16709900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217798A Pending JPH0499977A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100900921B1 (ko) * | 2001-09-14 | 2009-06-03 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
-
1990
- 1990-08-18 JP JP2217798A patent/JPH0499977A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100900921B1 (ko) * | 2001-09-14 | 2009-06-03 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
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