JPH0499977A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0499977A JPH0499977A JP2217798A JP21779890A JPH0499977A JP H0499977 A JPH0499977 A JP H0499977A JP 2217798 A JP2217798 A JP 2217798A JP 21779890 A JP21779890 A JP 21779890A JP H0499977 A JPH0499977 A JP H0499977A
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- test
- test mode
- circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000012360 testing method Methods 0.000 claims abstract description 136
- 238000010586 diagram Methods 0.000 description 7
- 241000288673 Chiroptera Species 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
半導体集積回路装置に係り、詳しくは用意された種々の
テストモードのうちいずれか1つを設定する設定機能に
関し、 半導体集積回路装置のテストを行う場合、1つのテスト
端子で複数のテストモードを設定できるとともに、テス
ト端子の削減によりコストパフォーマンスを向上するこ
とができることを目的とし、種々の機能ブロック回路か
らなる機能ブロック回路群と複数の端子とを備えて構成
されるとともに、機能ブロック回路群の機能ブロック回
路について種々のテストモードが用意された半導体集積
回路装置において、前記複数の端子のうち、1つの端子
をこの半導体集積回路装置をテストモートと実動作モー
ドとに切り換えるためのテスト端子とするとともに、前
記テスト端子に印加される信号レベルに基づいて複数用
意されたテストモードのうちいずれか1つのテストモー
ドを設定するテストモード設定回路を設けた。
テストモードのうちいずれか1つを設定する設定機能に
関し、 半導体集積回路装置のテストを行う場合、1つのテスト
端子で複数のテストモードを設定できるとともに、テス
ト端子の削減によりコストパフォーマンスを向上するこ
とができることを目的とし、種々の機能ブロック回路か
らなる機能ブロック回路群と複数の端子とを備えて構成
されるとともに、機能ブロック回路群の機能ブロック回
路について種々のテストモードが用意された半導体集積
回路装置において、前記複数の端子のうち、1つの端子
をこの半導体集積回路装置をテストモートと実動作モー
ドとに切り換えるためのテスト端子とするとともに、前
記テスト端子に印加される信号レベルに基づいて複数用
意されたテストモードのうちいずれか1つのテストモー
ドを設定するテストモード設定回路を設けた。
[産業上の利用分野]
本発明は半導体集積回路装置に係り、詳しくは用意され
た種々のテストモードのうちいずれか1つを設定する設
定機能に関するものである。
た種々のテストモードのうちいずれか1つを設定する設
定機能に関するものである。
近年の半導体集積回路装置(以下、LSIという)の高
集積化に伴い、内部回路を構成する種々の機能ブロック
回路も複雑となり、故障を確実に発見するにはテストパ
ターンの量が膨大となってしまう。そのため、LSIの
テスト時にはテスト専用の回路を動作させ、LSIの実
動作における経路とは異なる経路を使用して種々の機能
ブロック回路のテストを行う傾向にある。このようなテ
ストを行う場合、内部回路を構成する機能ブロック回路
数が増えるほどテストモード数も増加する。
集積化に伴い、内部回路を構成する種々の機能ブロック
回路も複雑となり、故障を確実に発見するにはテストパ
ターンの量が膨大となってしまう。そのため、LSIの
テスト時にはテスト専用の回路を動作させ、LSIの実
動作における経路とは異なる経路を使用して種々の機能
ブロック回路のテストを行う傾向にある。このようなテ
ストを行う場合、内部回路を構成する機能ブロック回路
数が増えるほどテストモード数も増加する。
そのため、LSIをテストモードと実動作モードとに切
り換えるためのテスト端子が増してしまうが、コストを
下げるためにはテスト端子数を減らすことが必要である
。
り換えるためのテスト端子が増してしまうが、コストを
下げるためにはテスト端子数を減らすことが必要である
。
[従来の技術]
従来の半導体集積回路装置では用意されているテストモ
ードが1つの場合であれば、テストモードと実動作との
切換えのみであり、テスト端子は1つあればよかった。
ードが1つの場合であれば、テストモードと実動作との
切換えのみであり、テスト端子は1つあればよかった。
ところが、LSIを構成する内部回路を構成する機能ブ
ロック回路が増えて、テストモードが複数必要になると
、テスト端子数を増加させていた。
ロック回路が増えて、テストモードが複数必要になると
、テスト端子数を増加させていた。
即ち、例えばワンチップ上に種々の機能ブロック回路を
形成したLSI(システムオンチップ)では、テストモ
ードが2つ、4つに増加すると、チップの外周寄りに設
けた複数のパッドのうち、テストパットを2つ、3つと
増加させ、それらのテストパッドの信号の組合わせによ
り種々のテストモードのうちいずれか1つを設定するよ
うになっていた。又、1つのチップ又は複数のチップを
パッケージに実装したLSI(以下、パッケージLSI
という)ではテストバット数に応じてパッケージ外部に
設けた複数のピンのうち、テストピンを2本、3本と増
加させ、それらのテストピンの信号の組合わせにより種
々のテストモードのうちいずれか1つを設定するように
なっていた。
形成したLSI(システムオンチップ)では、テストモ
ードが2つ、4つに増加すると、チップの外周寄りに設
けた複数のパッドのうち、テストパットを2つ、3つと
増加させ、それらのテストパッドの信号の組合わせによ
り種々のテストモードのうちいずれか1つを設定するよ
うになっていた。又、1つのチップ又は複数のチップを
パッケージに実装したLSI(以下、パッケージLSI
という)ではテストバット数に応じてパッケージ外部に
設けた複数のピンのうち、テストピンを2本、3本と増
加させ、それらのテストピンの信号の組合わせにより種
々のテストモードのうちいずれか1つを設定するように
なっていた。
[発明が解決しようとする課題]
ところが、システムオンチップではチップの外周寄りに
形成されるパッド数はチップサイズに応じて決まってお
り、テストモードの増加に伴ってテストパッド数を増加
させると、LSIの実動作のために使用できるパッド数
が減少する。このため、そのチップに搭載できる機能は
テストバット数を1つとした場合における搭載可能な最
大機能と比較して少なくなる。即ち、システムオンチッ
プにおけるテストバット数の増加は、そのチップサイズ
に対する搭載可能な機能の比率を低下させ、コストパフ
ォーマンスを低下させるという問題点があった。
形成されるパッド数はチップサイズに応じて決まってお
り、テストモードの増加に伴ってテストパッド数を増加
させると、LSIの実動作のために使用できるパッド数
が減少する。このため、そのチップに搭載できる機能は
テストバット数を1つとした場合における搭載可能な最
大機能と比較して少なくなる。即ち、システムオンチッ
プにおけるテストバット数の増加は、そのチップサイズ
に対する搭載可能な機能の比率を低下させ、コストパフ
ォーマンスを低下させるという問題点があった。
又、パッケージLSIではテストピン数を増加させると
、このLSIの実動作のために使用できるピン数が減少
する。このため、そのパッケージに実装できるチップ(
1つ又は複数)の搭載機能は、テストピン数を1つとし
た場合に実装できるチップの搭載機能と比較して少なく
なる。即ち、パッケージLSIにおけるテストピン数の
増加は、そのパッケージサイズに対する実装可能な搭載
機能の比率を低下させ、コストパフォーマンスを低下さ
せるという問題点があった。
、このLSIの実動作のために使用できるピン数が減少
する。このため、そのパッケージに実装できるチップ(
1つ又は複数)の搭載機能は、テストピン数を1つとし
た場合に実装できるチップの搭載機能と比較して少なく
なる。即ち、パッケージLSIにおけるテストピン数の
増加は、そのパッケージサイズに対する実装可能な搭載
機能の比率を低下させ、コストパフォーマンスを低下さ
せるという問題点があった。
本発明は上記問題点を解決するためになされたものであ
って、半導体集積回路装置のテストを行う場合、1つの
テスト端子で複数のテストモードを設定できるとともに
、テスト端子の削減によりコストパフォーマンスを向上
することができることを目的とする。
って、半導体集積回路装置のテストを行う場合、1つの
テスト端子で複数のテストモードを設定できるとともに
、テスト端子の削減によりコストパフォーマンスを向上
することができることを目的とする。
又、レベル判定回路におけるしきい値を細分化してレベ
ル判定回路の数を増加させることにより、テストモード
数を増加させることができることを目的とする。
ル判定回路の数を増加させることにより、テストモード
数を増加させることができることを目的とする。
[課題を解決するための手段]
第1図に本発明の原理説明図を示す。
機能ブロック回路群1は種々の機能ブロック回路からな
り、機能ブロック回路群1の機能ブロック回路について
種々のテストモードが用意されている。
り、機能ブロック回路群1の機能ブロック回路について
種々のテストモードが用意されている。
テスト端子3は複数の端子2のうちの1つであり、この
半導体集積回路装置をテストモードと実動作モードとに
切り換えるためのものである。テストモード設定回路4
はテスト端子3に印加される信号レベルに基づいて複数
用意されたテストモードのうちいずれか1つのテストモ
ードを設定する。
半導体集積回路装置をテストモードと実動作モードとに
切り換えるためのものである。テストモード設定回路4
はテスト端子3に印加される信号レベルに基づいて複数
用意されたテストモードのうちいずれか1つのテストモ
ードを設定する。
又、第2の発明では、テストモード設定回路を、それぞ
れ異なるしきい値を有し、前記テスト端子に印加される
信号レベルに対して大か小かの出力信号を出力する複数
のレベル判定回路を備えたモード切換部と、複数のレベ
ル判定回路の出力信号に基づいて複数用意されたテスト
モードのうちいずれか1つのテストモードを指定する信
号を出力するテストモート指定部とで構成した。
れ異なるしきい値を有し、前記テスト端子に印加される
信号レベルに対して大か小かの出力信号を出力する複数
のレベル判定回路を備えたモード切換部と、複数のレベ
ル判定回路の出力信号に基づいて複数用意されたテスト
モードのうちいずれか1つのテストモードを指定する信
号を出力するテストモート指定部とで構成した。
[作用]
本発明によれば、テスト端子3に印加される信号レベル
に基づいてテストモード設定回路4により用意された種
々のテストモードのうちいずれか1つが設定される。
に基づいてテストモード設定回路4により用意された種
々のテストモードのうちいずれか1つが設定される。
従って、例えばシステムオンチップの場合には、チップ
外周寄りに設けた複数のパッドのうち、1つのテストパ
ッド以外の全てのバットを実動作のために使用できるた
め、そのチップサイズに対する搭載可能な機能の比率が
上昇し、コストパフォーマンスが向上する。
外周寄りに設けた複数のパッドのうち、1つのテストパ
ッド以外の全てのバットを実動作のために使用できるた
め、そのチップサイズに対する搭載可能な機能の比率が
上昇し、コストパフォーマンスが向上する。
又、例えばパッケージLSIの場合には、パッケージ外
部に設けた複数のピンのうち、1つのテストピン以外の
全てのピンを実動作のために使用できるため、そのパッ
ケージサイズに対する実装可能な搭載機能の比率が上昇
し、コストパフォーマンスが向上する。
部に設けた複数のピンのうち、1つのテストピン以外の
全てのピンを実動作のために使用できるため、そのパッ
ケージサイズに対する実装可能な搭載機能の比率が上昇
し、コストパフォーマンスが向上する。
又、レベル判定回路におけるしきい値を細分化してレベ
ル判定回路の数を増加させることにより、テストモード
数を増加させることができる。
ル判定回路の数を増加させることにより、テストモード
数を増加させることができる。
[実施例]
以下、本発明をパッケージLSIに具体化した一実施例
を第2〜6図に従って説明する。
を第2〜6図に従って説明する。
第2図はパッケージLSIl0を示し、パッケージ11
内にはシステムオンチップ12が実装されている。パッ
ケージ11の外部にはテスト端子としての1本のテスト
ピン13と、端子としての複数の入出力ピン14.15
とが設けられている。
内にはシステムオンチップ12が実装されている。パッ
ケージ11の外部にはテスト端子としての1本のテスト
ピン13と、端子としての複数の入出力ピン14.15
とが設けられている。
テストピン13にはこのパッケージLSIl0をテスト
モードと実動作モードとに切り換えるためのテストモー
ド切換信号VINが入力されるようになっている。
モードと実動作モードとに切り換えるためのテストモー
ド切換信号VINが入力されるようになっている。
システムオンチップ12はワンチップ上に形成した種々
の機能ブロック回路、即ち、CPU (中央処理装置)
16.ROM(リードオンリメモリ)17、RAM(ラ
ンダムアクセスメモリ)18゜論理セルアレイ19等を
備えるとともに、テストモード設定回路20及びテスト
モード選択回路21を備えて構成されている。
の機能ブロック回路、即ち、CPU (中央処理装置)
16.ROM(リードオンリメモリ)17、RAM(ラ
ンダムアクセスメモリ)18゜論理セルアレイ19等を
備えるとともに、テストモード設定回路20及びテスト
モード選択回路21を備えて構成されている。
テストモード設定回路20は図示しない配線を介して前
記テストピン13からテストモー1・切換信号VINが
入力され、そのテストモード切換信号VINの電圧値に
基づいて前記CPU16.ROM17、RAMI 8.
論理セルアレイ19等について用意された種々のテスト
モードのうちいずれか1つを設定する。テストモード選
択回路21は前記テストモード設定回路20の設定結果
に基づいて前記CPUI 6.ROMI 7.RAMI
8.論理セルアレイ19等のいずれか1つの機能プロ
ワり回路を所定の入力ピン14及び出力ピン15間に接
続し、テストを行わせる。
記テストピン13からテストモー1・切換信号VINが
入力され、そのテストモード切換信号VINの電圧値に
基づいて前記CPU16.ROM17、RAMI 8.
論理セルアレイ19等について用意された種々のテスト
モードのうちいずれか1つを設定する。テストモード選
択回路21は前記テストモード設定回路20の設定結果
に基づいて前記CPUI 6.ROMI 7.RAMI
8.論理セルアレイ19等のいずれか1つの機能プロ
ワり回路を所定の入力ピン14及び出力ピン15間に接
続し、テストを行わせる。
次に、前記テストモード設定回路20について説明する
。
。
第3図に示すように、テストモード設定回路20はモー
ド切換部30とテストモード指定部31とで構成されて
いる。モード切換部30は前記テストピン13に接続さ
れたレベル判定回路としてのn個のインバータ回路30
A1〜30Anと、全てのインバータ回路30A1〜3
0Anの出力信号TSI〜TSnを入力とするナンド(
NAND)回路30Bとで構成されている。
ド切換部30とテストモード指定部31とで構成されて
いる。モード切換部30は前記テストピン13に接続さ
れたレベル判定回路としてのn個のインバータ回路30
A1〜30Anと、全てのインバータ回路30A1〜3
0Anの出力信号TSI〜TSnを入力とするナンド(
NAND)回路30Bとで構成されている。
第4図に示すように、前記各インバータ回路30A1〜
30Anは電源VDD、GND間に直列に接続されたp
MO8及びnMOsトランジスタ32.33で構成され
ている。各インバータ回路30A1〜30AnのpMO
8l−ランジスタ32のチャネル長はそれぞれ等しく形
成され、n M OSトランジスタ33のチャネル長は
順次大きくなるように形成、即ち、各インバータ回路3
0Ai(i=L 2. ・・・、n)はしきい値、
即ち、出力反転電圧VTi(i=1.2. ・・*、
n)がそれぞれ異なるように形成されている。各出力反
転電圧VTiはpMO8及びnMOsトランジスタ32
.33のプロセス精度で決まる係数をaとすると、以下
の式にて求められる。
30Anは電源VDD、GND間に直列に接続されたp
MO8及びnMOsトランジスタ32.33で構成され
ている。各インバータ回路30A1〜30AnのpMO
8l−ランジスタ32のチャネル長はそれぞれ等しく形
成され、n M OSトランジスタ33のチャネル長は
順次大きくなるように形成、即ち、各インバータ回路3
0Ai(i=L 2. ・・・、n)はしきい値、
即ち、出力反転電圧VTi(i=1.2. ・・*、
n)がそれぞれ異なるように形成されている。各出力反
転電圧VTiはpMO8及びnMOsトランジスタ32
.33のプロセス精度で決まる係数をaとすると、以下
の式にて求められる。
VTi= VDDX a X i < VDD従って、
各インバータ回路30A1〜30Anはテストモード切
換信号VINがその出力反転電圧VTi未満のとき論理
値「H」の出力信号TSI〜TSnを出力し、テストモ
ード切換信号VINがその出力反転電圧VTi以上のと
き論理値rL、、+の出力信号TSI〜TSnを出力す
る。第5図は各インバータ回路30A1〜30Anの動
作を説明するものであり、例えばテストモード切換信号
VINが、VDDXa≦V IN< VDDX 2 a
である場合には、出力信号TSIのみが論理値rLJと
なり、出力信号TS2〜TSnは論理値r HJとなる
。
各インバータ回路30A1〜30Anはテストモード切
換信号VINがその出力反転電圧VTi未満のとき論理
値「H」の出力信号TSI〜TSnを出力し、テストモ
ード切換信号VINがその出力反転電圧VTi以上のと
き論理値rL、、+の出力信号TSI〜TSnを出力す
る。第5図は各インバータ回路30A1〜30Anの動
作を説明するものであり、例えばテストモード切換信号
VINが、VDDXa≦V IN< VDDX 2 a
である場合には、出力信号TSIのみが論理値rLJと
なり、出力信号TS2〜TSnは論理値r HJとなる
。
そして、前記NAND回路30Bは全てのインバータ回
路30A1〜30Anの出力信号TS1〜TSnのうち
、いずれか1つが論理値rLJになると論理値「H」の
モード切換信号Tを前記テストモード選択回路21に出
力し、このパッケージLSIl0をテストモードに切り
換える。又、NAND回路30Bは全てのインバータ回
路30A1〜30Anの出力信号TSI〜TSnが論理
値「H」になると、論理値「L」のモード切換信号Tを
前記テストモード選択回路21に出力し、このパッケー
ジLS110を実動作モードに切り換える。
路30A1〜30Anの出力信号TS1〜TSnのうち
、いずれか1つが論理値rLJになると論理値「H」の
モード切換信号Tを前記テストモード選択回路21に出
力し、このパッケージLSIl0をテストモードに切り
換える。又、NAND回路30Bは全てのインバータ回
路30A1〜30Anの出力信号TSI〜TSnが論理
値「H」になると、論理値「L」のモード切換信号Tを
前記テストモード選択回路21に出力し、このパッケー
ジLS110を実動作モードに切り換える。
前記テストモード指定部31はn個のエクスクル−シブ
オア(ExOR)回路31A1〜31Anで構成されて
いる。各ExOR回路31AI〜31An−1は各イン
バータ回路30A1〜30An−1の出力信号TSI〜
TSrr−1を一方の入力とするとともに、各インクく
一夕回路30A2〜30Anの出力信号TS2〜TSn
を他方の入力としている。又、ExOR回路31Anは
インバータ回路30Anの出力信号TSnを一方の入力
とするとともに、電源VDDを他方の入力としている。
オア(ExOR)回路31A1〜31Anで構成されて
いる。各ExOR回路31AI〜31An−1は各イン
バータ回路30A1〜30An−1の出力信号TSI〜
TSrr−1を一方の入力とするとともに、各インクく
一夕回路30A2〜30Anの出力信号TS2〜TSn
を他方の入力としている。又、ExOR回路31Anは
インバータ回路30Anの出力信号TSnを一方の入力
とするとともに、電源VDDを他方の入力としている。
そして、各ExOR回路31A1〜31Anは入力され
ている両信号に基づいてモード指定信号T1〜Tnを前
記テストモード選択回路21に出力する。即ち、各Ex
OR回路31A1〜31Anは入力されている両信号の
論理値が等しいと論理値rL」の信号を出力し、両信号
の論理値が異なると論理値rHJの信号を出力する。第
6図はテストモード設定回路20の動作を説明するもの
であり、例えばインバータ回路30A1の出力信号TS
lのみが論理値「L」で、インバータ回路30A2〜3
0Anの出力信号TS2〜TSnが論理値「H」である
と、モード指定信号Tlのみが論理値[H]となり、前
記テストモード選択回路21によりこのモード指定信号
TIに対応した1つの機能ブロック回路が選択されてテ
ストが実行される。
ている両信号に基づいてモード指定信号T1〜Tnを前
記テストモード選択回路21に出力する。即ち、各Ex
OR回路31A1〜31Anは入力されている両信号の
論理値が等しいと論理値rL」の信号を出力し、両信号
の論理値が異なると論理値rHJの信号を出力する。第
6図はテストモード設定回路20の動作を説明するもの
であり、例えばインバータ回路30A1の出力信号TS
lのみが論理値「L」で、インバータ回路30A2〜3
0Anの出力信号TS2〜TSnが論理値「H」である
と、モード指定信号Tlのみが論理値[H]となり、前
記テストモード選択回路21によりこのモード指定信号
TIに対応した1つの機能ブロック回路が選択されてテ
ストが実行される。
このように、本実施例のパッケージLS110ではパッ
ケージ11の外部に設けた複数のピンのうち1本のみを
テストピン13とするとともに、それ以外の全てのピン
14.15を実動作のために使用するようにしている。
ケージ11の外部に設けた複数のピンのうち1本のみを
テストピン13とするとともに、それ以外の全てのピン
14.15を実動作のために使用するようにしている。
従って、パッケージ11に対してそのサイズに対する実
装可能な最大機能を持つシステムオンチップ12を実装
したことになる。即ち、パッケージサイズに対する実装
可能な搭載機能の比率を上昇させることができ、コスト
パフォーマンスを向上させることができる。
装可能な最大機能を持つシステムオンチップ12を実装
したことになる。即ち、パッケージサイズに対する実装
可能な搭載機能の比率を上昇させることができ、コスト
パフォーマンスを向上させることができる。
又、モード切換部30を構成する各インバータ回路にお
けるしきい値(出力判定電圧)を細分化することにより
、インバータ回路の数を増加させることができ、これに
よってテストモート数を増加させることができる。
けるしきい値(出力判定電圧)を細分化することにより
、インバータ回路の数を増加させることができ、これに
よってテストモート数を増加させることができる。
尚、本実施例ではモード切換部30をn個のインバータ
回路30A1〜30Anと、NAND回路30Bとで構
成したが、第7図に示すように前記テストピン13に接
続されたn個の比較器30C1〜30Cnと、全ての比
較器30C1〜3oCnの出力信号TSI〜TSnを入
力とするオア(OR)回路30Dとで構成してもよい。
回路30A1〜30Anと、NAND回路30Bとで構
成したが、第7図に示すように前記テストピン13に接
続されたn個の比較器30C1〜30Cnと、全ての比
較器30C1〜3oCnの出力信号TSI〜TSnを入
力とするオア(OR)回路30Dとで構成してもよい。
この場合、各比較器30C1〜30Cnに印加する基準
電圧Vrefl〜V refnを、それぞれ前記各出力
反転電圧VTI〜VTnと等しく設定しておけばよい。
電圧Vrefl〜V refnを、それぞれ前記各出力
反転電圧VTI〜VTnと等しく設定しておけばよい。
又、本実施例ではモード切換部30をn個のインバータ
回路と、NAND回路とで構成したが、インバータ回路
に代えてバッファ回路とするとともに、NAND回路に
代えてOR回路としてもよい。
回路と、NAND回路とで構成したが、インバータ回路
に代えてバッファ回路とするとともに、NAND回路に
代えてOR回路としてもよい。
又、本実施例ではテストモード指定部31をn個のEx
OR回路で構成したが、テストモート指定部31をA/
D変換器とデコーダ回路とで構成し、アナログのテスト
モード切換信号VINをA/D変換器によりデジタル値
に変換し、その変換結果をデコーダ回路によりデコード
してモード指定信号T1〜Tnを出力させるようにして
もよい。
OR回路で構成したが、テストモート指定部31をA/
D変換器とデコーダ回路とで構成し、アナログのテスト
モード切換信号VINをA/D変換器によりデジタル値
に変換し、その変換結果をデコーダ回路によりデコード
してモード指定信号T1〜Tnを出力させるようにして
もよい。
又、本実施例ではテストモート設定回路20によるテス
トモード設定をテストモード切換信号VINの電圧値に
基づいて行うようにしたが、電流値に基づいてテストモ
ード設定を行うように構成してもよい。
トモード設定をテストモード切換信号VINの電圧値に
基づいて行うようにしたが、電流値に基づいてテストモ
ード設定を行うように構成してもよい。
又、本実施例ではシステムオンチップ12を実装したパ
ッケージL S I 1.0に実施したが、複数■6 のチップを実装したパッケージLSIに実施してもよい
。
ッケージL S I 1.0に実施したが、複数■6 のチップを実装したパッケージLSIに実施してもよい
。
更に、本実施例ではパッケージLSIに実施したが、シ
ステムオンチップ12においてもチップ外周寄りに設け
た複数のパッドのうち、1つのパッドのみをテストパッ
ドとするとともに、それ以外の全てのパッドを実動作の
ために使用するように構成すれば、そのチップサイズに
対する搭載可能な機能の比率を上昇させることができ、
コストパフォーマンスを向上させることができる。
ステムオンチップ12においてもチップ外周寄りに設け
た複数のパッドのうち、1つのパッドのみをテストパッ
ドとするとともに、それ以外の全てのパッドを実動作の
ために使用するように構成すれば、そのチップサイズに
対する搭載可能な機能の比率を上昇させることができ、
コストパフォーマンスを向上させることができる。
[発明の効果]
以上詳述したように、本発明によれば半導体集積回路装
置のテストを行う場合、1つのテスト端子で複数のテス
トモードを設定できるとともに、テスト端子の削減によ
りコストパフォーマンスを向上することができる優れた
効果がある。
置のテストを行う場合、1つのテスト端子で複数のテス
トモードを設定できるとともに、テスト端子の削減によ
りコストパフォーマンスを向上することができる優れた
効果がある。
又、レベル判定回路におけるしきい値を細分化してレベ
ル判定回路の数を増加させることにより、テストモード
数を増加させることができる。
ル判定回路の数を増加させることにより、テストモード
数を増加させることができる。
第1図は本発明の原理説明図、
第2図は一実施例の構成を示すブロック回路図、第3図
はテストモード設定回路の一例を示す論理回路図、 第4図はインバータ回路を示す電気回路図、第5図は各
インバータ回路の動作説明図、第6図はテストモード設
定回路の動作説明図、第7図はテストモード設定回路の
別個を示す論理回路図である。 図において、 1は機能ブロック回路群、 2は端子、 3はテスト端子、 4はテストモード設定回路である。
はテストモード設定回路の一例を示す論理回路図、 第4図はインバータ回路を示す電気回路図、第5図は各
インバータ回路の動作説明図、第6図はテストモード設
定回路の動作説明図、第7図はテストモード設定回路の
別個を示す論理回路図である。 図において、 1は機能ブロック回路群、 2は端子、 3はテスト端子、 4はテストモード設定回路である。
Claims (1)
- 【特許請求の範囲】 1、種々の機能ブロック回路からなる機能ブロック回路
群(1)と複数の端子(2)とを備えて構成されるとと
もに、機能ブロック回路群(1)の機能ブロック回路に
ついて種々のテストモードが用意された半導体集積回路
装置において、前記複数の端子(2)のうち、1つの端
子をこの半導体集積回路装置をテストモードと実動作モ
ードとに切り換えるためのテスト端子(3)とするとと
もに、前記テスト端子(3)に印加される信号レベルに
基づいて複数用意されたテストモードのうちいずれか1
つのテストモードを設定するテストモード設定回路(4
)を設けたことを特徴とする半導体集積回路装置。 2、前記テストモード設定回路(4)は、それぞれ異な
るしきい値を有し、前記テスト端子(3)に印加される
信号レベルに対して大か小かの出力信号を出力する複数
のレベル判定回路(30A1〜30An)を備えたモー
ド切換部(30)と、複数のレベル判定回路(30A1
〜30An)の出力信号に基づいて複数用意されたテス
トモードのうちいずれか1つのテストモードを指定する
信号を出力するテストモード指定部(31)とからなる
ことを特徴とする請求項1記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2217798A JPH0499977A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2217798A JPH0499977A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0499977A true JPH0499977A (ja) | 1992-03-31 |
Family
ID=16709900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2217798A Pending JPH0499977A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0499977A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100900921B1 (ko) * | 2001-09-14 | 2009-06-03 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
-
1990
- 1990-08-18 JP JP2217798A patent/JPH0499977A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100900921B1 (ko) * | 2001-09-14 | 2009-06-03 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
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