JPS594234A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS594234A
JPS594234A JP57111697A JP11169782A JPS594234A JP S594234 A JPS594234 A JP S594234A JP 57111697 A JP57111697 A JP 57111697A JP 11169782 A JP11169782 A JP 11169782A JP S594234 A JPS594234 A JP S594234A
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JP
Japan
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input
output
output circuits
resistance
level
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Pending
Application number
JP57111697A
Other languages
English (en)
Inventor
Yoji Nishio
洋二 西尾
Shigeo Kuboki
茂雄 久保木
Ikuro Masuda
郁朗 増田
Michihiro Ikeda
池田 満弘
Shuichi Torii
周一 鳥居
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Engineering Co Ltd
Hitachi Ltd
Original Assignee
Hitachi Engineering Co Ltd
Hitachi Ltd
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Publication date
Application filed by Hitachi Engineering Co Ltd, Hitachi Ltd filed Critical Hitachi Engineering Co Ltd
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Publication of JPS594234A publication Critical patent/JPS594234A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00346Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体集積回路装置に係り、特に出力回路が
同時に駆動しても入力レベルのマージンが減少しない半
導体集積回路装置に関する。
第1図は半導体集積回路、即ちLSIの概略構成を示す
。半導体チップ100の周辺には、LSIの内部と外部
とのインタフェースをする入力口°路と出力回路が配置
されている入出力回路領域101があシ、テップ100
の内部には、LSI内の論理動作をする内部回路が配置
されている内部回路領域102がある。
半導体チップ100上の電源線布線を第2図(→に示す
。Vccハツト110とそれに接ながるVcc電源1I
Jii2及びGNDパッド111とそれに接ながるGN
D電源線113から構成される。そして、少なくとも一
つの論理ゲートよりなる内部回路114、入力回路11
5、及び出力回路116の電源はそれぞれ、■cct源
線112とGND電源線113から供給される。
第2図(b)は入力回路115、内部回路114、出力
回路116との接続を説明する図である。即ち、外部か
らの入力信号25が入力回路115に入り、入力回路1
15は内部回路114の例えばインバータ51に信号2
6を出力する。内部回路114のインバータ51や2人
力NAND52等で論理を実現し、内部回路114の例
えば2人力NAND52から出力回路116に信号27
を入力し、出力回路116は外部へ信号28を出力する
LSIの規模は例えば8ビツトマイクロコンピユータか
ら16ビツト、そして、それ以上と大きくなってきてい
る。
したがって、LSIのデータ出力やアドレス出力は多数
個の出力回路116が同時にスイッチングする場合が多
々ある。その同時にスイッチングする出力回路を駆動す
る内部回路115の論理ゲートとしては第3図に示すよ
うに、インバータ10.13.2人力NO几11.2人
力NAND12などランダムな組合せで通常はインバー
タが多い。
14〜17は同時に11”レベルから@0”レベルにス
イッチングする時もある出力回路である。
尚、第3図に於いて、18は出力ビンである。
出力回路116が多数個″″l”から′O”にスイッチ
ングするとLSI内のGNDレベルが変動し、その影響
を入力回路115がもろに受けて入力回路115の入力
ハイレベルマージンが減少する。
このことを第4図を用いて説明する。
LSI内部には多数個の入力回路2001多数個の内部
回路、例えばインバータ201や2人力NAND202
、及び多数個の出力回路204,205゜206があシ
、それらは共通のGND電源線203に接続されている
。そしてGNDt源線203はパッケージやソケット等
に含まれる配線抵抗213と配線インダクタンス214
を経てシステムGND215に接続される。この状態で
多数個の出力回路204,205,206が同時に′1
”から10#にスイッチングすると負荷容量210゜2
11.212に蓄えられていた電荷がそれぞれON状態
になったNMOSトランジスタ207゜208.209
、配線抵抗213、配線インダクタンス214を介して
システムGND 215に放電される。このためGND
電源M2O3の電位v1は(1)式のようになる。
但し、几は配線抵抗213、Lは配線インダクタンス2
14、IはシステムGND215に流れ込む電流である
。VFO値はL=50nHとして300mAの電流変化
が25n(6)で生じるとi L□の分だけで0.6Vにも達する。この影響t をもろに受けるのは入力回路200の入カッ・イレベル
Vl)Iである。すなわち入力回路200の論理スレッ
ショルド電圧VLTは(2)式のように表わされる。
但しVccは電源電圧、VtaはNMO8)ランジスタ
のスレッショルド電圧、VTPはPMO8)ランジスタ
のスレッショルド電圧、VTは電子やホールの移動度、
トランジスタのチャネル幅やチャネル長で決まる定数で
0.3程度の値である。したがってVFが0.6Vにな
るとVLTの変化分ΔVLτは0.46 Vとなる。
通常TTLコンパチブルの入力回路の入力I、QWレベ
ルM A X 、 VI L−、はO,SVで、入力H
tghレベルM I N 1Vl g−1−は2.OV
であるので入力回路のVLTはそれらの真中の1.4■
に設計されているが、出力回路のスイッチング時に入力
回路のVLTは先の計算で1.86 Vになっている。
したがって電源電圧Vccやスレッショルド電圧vτN
Vtpが変動するとVximtm  のマージンがほと
んどなくなる。
今までの説明では、多数個の出力回路が′1″から′O
”にスイッチングする場合について述べてきたが、多数
個の出力が0”から′1″にスイッチングする場合にも
、同様な問題が生じる。
即ち、システムVcct源(図示せず)から配線抵抗、
配線インダクタンスを介して半導体集積回路のVcc部
へ電気的に接続される。
このため半導体集積回路のVcc部へは出力が0”から
1”へのスイッチング時には(3)式で示される電圧が
加わる。
1 Vcc  (R1+L −)    ・・・・・・・・
・(3)t 但し几は配線抵抗、Lは配線インダクタンス、1はシス
テムVcc電源から流れ出す電流である。
この時の入力回路200の論理スレッショルド電圧VL
Tは(4)式のように表わされる。
1+V’フー ・・・・・・・・・(4) 但し記号は(2)式と同じである。したがってこの場合
には入力ローレベルの最大値VIL、、ax のマージ
ンが少なくなる。
ただし、式(υ、(3)を比べると、わかるように、@
1″から′0″にスイッチングする場合の方がよυレベ
ルの変動が太きい。
本発明の目的は、多数個の出力回路が同時にスイッチン
グしても上記欠点を解消する半導体集積回路装置を提供
するにある。
上記目的を達成する本発明の特徴とするところは、同一
半導体基板上に、少なくとも一つの論理ゲートよυなる
多数個の内部回路と、外部からの入力信号を入力し、上
記内部回路へ出力する多数個の入力回路と、上記内部回
路の出力信号を入力し、外部へ出力する多数個の出力回
路とを有する半導体集積回路装置に於いて、上記内部回
路を形成する論理ゲートのうち、上記出力回路に上記出
力信号を出力する論理ゲートのオン抵抗を他の論理ゲー
トのオン抵抗に比して大きくすることKある。
本発明の原理を述べると、GND電源線2031 の′電位浮上を押えるために、前記(1)式の□ をi 小さくしてGND浮上電位Vyを小さくしようとするも
のである。これを第5図によシ説明する。
出力回路204,205,206に′OHから1”レベ
ルに変化する信号300,301゜302が入力される
と出力回路204,205゜206はw″1”から10
#レベルにスイッチングする。これらの入力信号300
,301,302の立上り時間tを大きくするとNMO
Sト2ンジスタ207,208.209がゆつくシON
状態になる。そのため、負荷容量、210,211゜2
12に蓄えられてい九′醒荷がゆっくりとシステi ムGND215に放電される。したがって□i が小さくなり、VFを押えることができる。
以下、一本発明の一実施例を第6図によシ説明する。出
力回路204,205,206は同時に’1”から”O
”レベルにスイッチングする可能性のある出力回路であ
る。同時にスイッチングする出力回路は4人力N0R4
00,401,402で駆動する。このようにすると4
人力NORの入力403,404,405が61#レベ
ルから″0#レベルに変化するとPMO8406,40
7。
408がON状態になり、■CC電源から電流が流れ、
出力回路204,205,206の入力電位が上がる。
その時4人力N0R400,401゜402はPMO8
が4つ直列に並んでいるのでON抵抗が大きい。そのた
め、出力回路204゜205.206への入力信号の立
上シが遅くなシ、GND電位の浮上を押えることができ
る。
本実施例によれば、多数個の出力回路が同時にスイッチ
ングしても入力レベルのマージンの大きいLSIを得る
ことができる。
同時スイッチングする出力回路の数が少ない場合には3
人力NORや2人力NORで駆動しても同じ効果が得ら
れる。
第7図は本発明の他の実施例を示す。同時にスイッチン
グする時がある出力回路204,205゜206をイン
バータ500,501,502で駆動する。但しPMO
5)ランジスタ503,504゜505のON抵抗を大
きくするためにPMO8)ランジスタ503,504,
505のチャネル幅を通常の1程度にする。そうすると
4人力NORの場合と同様の効果が得られる。本実施例
によれば、トランジスタ数も少なくて入力レベルのマー
ジンの大きいLSIを得ることができる。トランジスタ
のチャネル幅を自由に設計できるカスタムLSIの場合
に有効である。
本発明の実施例では0M08回路について説明したが、
バイポーラ、NPOM%PMO8等の他のプロセスを用
いたLSIでもこの考えが有効であることは言うまでも
ない。
本発明によれば、出力回路が同時スイッチングしても硫
源線の浮上を押えることができるので入力レベルマージ
ンが減少しない半導体集積回路装置を得ることができる
【図面の簡単な説明】
第1図は半導体集積回路装置の概略構成を示す図、第2
図は第1図に於ける電源布線の一例を示す図、第3図は
従来例である出力回路を示す図、第4図は従来例の電源
線布線の等価回路図、第5図は本発明の原理説明図、第
6図は本発明の一実他の実施例を示す回路を示す図であ
る。 Δ 204.205,206・・・出力回路、400゜40
1.402・・・4人力NO几、500,501゜50
2・・・インバータ、213・・・配線抵抗、214代
理人 弁理士 高橋明夫習 弔/図 弔2図 弔30 =P、6図

Claims (1)

    【特許請求の範囲】
  1. 1、同一半導体基板上に、少なくとも一つの論理ゲート
    よりなる多数個の内部回路と、外部からの入力信号を入
    力し、上記内部回路へ出力する多数個の入力回路と、上
    記内部回路の出力信号を入力し、外部へ出力する多数個
    の出力回路とを有する半導体集積回路装置に於いて、上
    記内部回路を形成する論理ゲートのうち、上記出力回路
    に上記出力信号を出力する論理ゲートのオン抵抗を他の
    論理ゲートのオン抵抗に比して大きくすることを特徴と
    する半導体集積回路装置。
JP57111697A 1982-06-30 1982-06-30 半導体集積回路装置 Pending JPS594234A (ja)

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JP57111697A JPS594234A (ja) 1982-06-30 1982-06-30 半導体集積回路装置

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5083181A (en) * 1987-11-27 1992-01-21 Hitachi, Ltd. Semiconductor integrated circuit device and wiring method thereof
US5194763A (en) * 1989-12-08 1993-03-16 Nec Corporation Output circuit having large current driving capability without producing undesirable voltage fluctuations
JPH0671464A (ja) * 1992-08-26 1994-03-15 Mitsubishi Electric Corp 電子ビームを用いた溶接方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5083181A (en) * 1987-11-27 1992-01-21 Hitachi, Ltd. Semiconductor integrated circuit device and wiring method thereof
US5194763A (en) * 1989-12-08 1993-03-16 Nec Corporation Output circuit having large current driving capability without producing undesirable voltage fluctuations
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