JPH0495885A - 大規模集積回路故障検出回路 - Google Patents
大規模集積回路故障検出回路Info
- Publication number
- JPH0495885A JPH0495885A JP2211703A JP21170390A JPH0495885A JP H0495885 A JPH0495885 A JP H0495885A JP 2211703 A JP2211703 A JP 2211703A JP 21170390 A JP21170390 A JP 21170390A JP H0495885 A JPH0495885 A JP H0495885A
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- 238000001514 detection method Methods 0.000 title claims abstract description 12
- 239000000872 buffer Substances 0.000 claims abstract description 53
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、大規模集積回路（以下、ＬＳＩと記す。）
内部のハードウェア故障を検出するＬＳＩ故障検出回路
に関するものである。
内部のハードウェア故障を検出するＬＳＩ故障検出回路
に関するものである。
従来のＬＳＩ故障検出回路における内部バスに出力する
トライステートバッファの故障検出を行なう回路の一構
成例を第２図に示す。（１）は内部ハス、 （２）は内
部ハスに出力するトライステートバッフ乙（３）はＬＳ
Ｉ外部からの操作にしたがってトライステートバッファ
（２）の入力を生成する入力生成部で（４）はその入内
信号線である。（５）はＬＳＩ外部からの操作にしたが
ってトライステートバッファ（２）の出力スイッチを制
御する出力制御部で（６）はその出力制御信号線である
。（７）はＬＳＩ外部からの操作により内部バス（１）
の値をＬＳＩ外部に読み出す出力部である。第２図に示
す構成で動作を説明する。入力生成部（３）及び出力制
御部（５）、出力部（７）はスキャン機能を持つ回路な
どで構成され、内部バス線（１）に出力するｎ個のトラ
イステートバッファ（２）の内の一つのトライステート
バッファが故障によりトライステートバッファの出力ス
イッチがイネーブルに固定していないことをテストする
ために、テスト対象のトライステートバッファ１の入内
信号線（４）に入力生成部（３）により０又は１を与え
、同時に他の一つのトライステートバッファ２の入力信
号線（４）に入力生成部（３）によりトライステートバ
ッファ１の入力信号線（４）に与えた値の反転したもの
を与える。このときトライステートバッファ１の出力制
御信号線（６）を出力制御部（５）によりディセーブル
にし、同時にトライステートバッファ２の出力制御信号
線（６）を出力制御部（５）によリイネーブルにする。
トライステートバッファの故障検出を行なう回路の一構
成例を第２図に示す。（１）は内部ハス、 （２）は内
部ハスに出力するトライステートバッフ乙（３）はＬＳ
Ｉ外部からの操作にしたがってトライステートバッファ
（２）の入力を生成する入力生成部で（４）はその入内
信号線である。（５）はＬＳＩ外部からの操作にしたが
ってトライステートバッファ（２）の出力スイッチを制
御する出力制御部で（６）はその出力制御信号線である
。（７）はＬＳＩ外部からの操作により内部バス（１）
の値をＬＳＩ外部に読み出す出力部である。第２図に示
す構成で動作を説明する。入力生成部（３）及び出力制
御部（５）、出力部（７）はスキャン機能を持つ回路な
どで構成され、内部バス線（１）に出力するｎ個のトラ
イステートバッファ（２）の内の一つのトライステート
バッファが故障によりトライステートバッファの出力ス
イッチがイネーブルに固定していないことをテストする
ために、テスト対象のトライステートバッファ１の入内
信号線（４）に入力生成部（３）により０又は１を与え
、同時に他の一つのトライステートバッファ２の入力信
号線（４）に入力生成部（３）によりトライステートバ
ッファ１の入力信号線（４）に与えた値の反転したもの
を与える。このときトライステートバッファ１の出力制
御信号線（６）を出力制御部（５）によりディセーブル
にし、同時にトライステートバッファ２の出力制御信号
線（６）を出力制御部（５）によリイネーブルにする。
このとき内部バス（１）に出力された値を出力部（７）
によりＬＳＩ外部に読出し、トライステートバッファ２
に入力した値か読み出されていることを確認する。この
とき、トライステートバッファ１の信号強度がトライス
テートバッファ２の信号強度か小さい場合故障は検出さ
れず、またｎ個の内どのトライステートバッファが最も
信号強度が小さいかわからないために全てのトライステ
ートバッファの組合せだけ組合せを変えて同様の操作を
行なう。
によりＬＳＩ外部に読出し、トライステートバッファ２
に入力した値か読み出されていることを確認する。この
とき、トライステートバッファ１の信号強度がトライス
テートバッファ２の信号強度か小さい場合故障は検出さ
れず、またｎ個の内どのトライステートバッファが最も
信号強度が小さいかわからないために全てのトライステ
ートバッファの組合せだけ組合せを変えて同様の操作を
行なう。
〔発明か解決しようとする課題〕
従来のＬＳＩ故障検出回路は以上のように構成されてい
るため、内部バスに出力するトライステートバッファの
組合せの数だけテストを行なわなければならず、内部バ
スに出力するトライステートバッファの数が多くなると
テストに多大な時間がかかり、また最も信号強度の小さ
いものについては故障は検出されないことが課題であっ
た。
るため、内部バスに出力するトライステートバッファの
組合せの数だけテストを行なわなければならず、内部バ
スに出力するトライステートバッファの数が多くなると
テストに多大な時間がかかり、また最も信号強度の小さ
いものについては故障は検出されないことが課題であっ
た。
本発明は上記のかだいを解消するためになされたもので
全てのトライステートバッファの故障をより短い時間で
検出できるＬＳＩ故障検出回路を得ることを目的とする
。
全てのトライステートバッファの故障をより短い時間で
検出できるＬＳＩ故障検出回路を得ることを目的とする
。
この発明に係るＬＳＩ故障検出回路は、テスト対象のい
ずれのトライステートバッファよりも小さい信号強度で
内部バスに出力できる回路を付加したものである。
ずれのトライステートバッファよりも小さい信号強度で
内部バスに出力できる回路を付加したものである。
この発明におけるＬＳＩ故障検出回路は、テスト対象の
トライステートバッファをディセーブルにしたときにそ
のトライステートバッファよりも小さい信号強度で内部
バスに値が出力され、容易にテスト対象のトライステー
トバッファのイネーブル固定故障の検出を行なう。
トライステートバッファをディセーブルにしたときにそ
のトライステートバッファよりも小さい信号強度で内部
バスに値が出力され、容易にテスト対象のトライステー
トバッファのイネーブル固定故障の検出を行なう。
第１図に本発明の一実施例を示す。この例では（１）は
内部バス、（２）は内部バスに出力するトライステート
バッファ、（３）はＬＳＩ外部からの操作にしたがって
トライステートバッファ（２）の入力を生成する入力生
成部で（４）はその入力信号線である。（５）はＬＳＩ
外部からの操作にしたがってトライステートバッファ（
２）の出力スイッチを制御する出力制御部で（６）はそ
の出力制御信号線である。（７）はＬＳＩ外部からの操
作により内部バス（１）の値をＬＳＩ外部に読み出す出
力部である。（８）は内部バスに他のトライステートバ
ッファよりも小さい信号強度の出力を持つ参照用トライ
ステートバッファである。第１図に示す構成で動作を説
明する。内部バス線（１）に出力するｎ個のトライステ
ートバッファ（２）の内の一つのトライステートバッフ
ァが故障によりトライステートバッファの出力スイッチ
がイネーブルに固定していないことをテストするために
、テスト対象のトライステートバッファ１の入力信号線
（４）に入力生成部（３）により０又は１を与え、同時
に参照用のトライステートバッファ（８）の入力信号線
（４）に入力生成部（３）によりトライステートバッフ
ァ１の入力信号線（４）に与えた値の反転したものを与
える。このときトライステートバッファ１の出力制御信
号線（６）を出力制御部（５）によりディセーブルにし
、同時に参照用トライステートバッファ（８）の出力制
御信号線（６）を出力制御部（５）によりイネーブルに
する。このとき内部バス（１）に出力された値を出力部
（７）によりＬＳＩ外部に読出し、参照用トライステー
トバッファ（８）に入力した値が読み出されていること
を確認する。全てのトライステートバッファ（２）のテ
ストを行なうためには各々のトライステートバッファ（
２）について−回ずつ同様の操作を行なう。
内部バス、（２）は内部バスに出力するトライステート
バッファ、（３）はＬＳＩ外部からの操作にしたがって
トライステートバッファ（２）の入力を生成する入力生
成部で（４）はその入力信号線である。（５）はＬＳＩ
外部からの操作にしたがってトライステートバッファ（
２）の出力スイッチを制御する出力制御部で（６）はそ
の出力制御信号線である。（７）はＬＳＩ外部からの操
作により内部バス（１）の値をＬＳＩ外部に読み出す出
力部である。（８）は内部バスに他のトライステートバ
ッファよりも小さい信号強度の出力を持つ参照用トライ
ステートバッファである。第１図に示す構成で動作を説
明する。内部バス線（１）に出力するｎ個のトライステ
ートバッファ（２）の内の一つのトライステートバッフ
ァが故障によりトライステートバッファの出力スイッチ
がイネーブルに固定していないことをテストするために
、テスト対象のトライステートバッファ１の入力信号線
（４）に入力生成部（３）により０又は１を与え、同時
に参照用のトライステートバッファ（８）の入力信号線
（４）に入力生成部（３）によりトライステートバッフ
ァ１の入力信号線（４）に与えた値の反転したものを与
える。このときトライステートバッファ１の出力制御信
号線（６）を出力制御部（５）によりディセーブルにし
、同時に参照用トライステートバッファ（８）の出力制
御信号線（６）を出力制御部（５）によりイネーブルに
する。このとき内部バス（１）に出力された値を出力部
（７）によりＬＳＩ外部に読出し、参照用トライステー
トバッファ（８）に入力した値が読み出されていること
を確認する。全てのトライステートバッファ（２）のテ
ストを行なうためには各々のトライステートバッファ（
２）について−回ずつ同様の操作を行なう。
以上のように、この発明によれば一つのトライステート
バッファについて一回のテスト操作を行なうことにより
トライステートバッファのイネーブル故障を検出できる
よう構成したので故障検出時間を短縮できる効果がある
。
バッファについて一回のテスト操作を行なうことにより
トライステートバッファのイネーブル故障を検出できる
よう構成したので故障検出時間を短縮できる効果がある
。
第１図は９本発明の一実施例によるＬＳＩ故障検出回路
を示すブロック図。第２図は、従来のＬＳＩ故障検出回
路を示すブロック図である。図中（１）は内部バス、（
２）はトライステートバッファ。 （３）は入力生成部、（４）は入力信号線、（５）は出
力制御部、（６）は出力制御信号線、（７）は出力部。 （８）は参照用トライステートバッファである。 なお１図中、同一符号は同一、または相当分を示す。
を示すブロック図。第２図は、従来のＬＳＩ故障検出回
路を示すブロック図である。図中（１）は内部バス、（
２）はトライステートバッファ。 （３）は入力生成部、（４）は入力信号線、（５）は出
力制御部、（６）は出力制御信号線、（７）は出力部。 （８）は参照用トライステートバッファである。 なお１図中、同一符号は同一、または相当分を示す。
Claims (1)
- 内部バスを保持するような大規模集積回路において、そ
の内部バスに出力するトライステートバッファの入力に
任意の値を入力する入力手段と、任意のトライステート
バッファの出力スイッチを制御する出力制御手段と、内
部バスに任意のときに任意の観測データを出力できるデ
ータ出力手段と大規模集積回路外部に内部バスの値を読
み出す観測手段を備えた大規模集積回路故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211703A JPH0812228B2 (ja) | 1990-08-13 | 1990-08-13 | 大規模集積回路故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211703A JPH0812228B2 (ja) | 1990-08-13 | 1990-08-13 | 大規模集積回路故障検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0495885A true JPH0495885A (ja) | 1992-03-27 |
| JPH0812228B2 JPH0812228B2 (ja) | 1996-02-07 |
Family
ID=16610194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211703A Expired - Lifetime JPH0812228B2 (ja) | 1990-08-13 | 1990-08-13 | 大規模集積回路故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812228B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
-
1990
- 1990-08-13 JP JP2211703A patent/JPH0812228B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812228B2 (ja) | 1996-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |