JPH0495885A - Lsi fault detection circuit - Google Patents

Abstract

PURPOSE:To make possible the reduction of a fault detection time by outputting to an inner bus in a smaller signal strength than a tri-state buffer when the tri-state buffer intended for a test is made to disable. CONSTITUTION:A fault of tri-state buffers of the number of n outputting into an inner bus 1 is tested in a fixed state for the enable of an output switch. For this reason an input generation part 3 gives 0 or 1 to the buffers 2 with an input signal wire 4 and at the same time the inversion of the value is given to a tri-state buffer 8 for reference of smaller signal strength output than the buffers 2. At this time an output control part 5 makes the output control signal wire 6 of the buffers 2 disable and the signal wire 6 of the buffers 8 is made an enable. And a value outputting an inner bus 1 is read out into the outside with the use of an output part 7 and a value input into the buffer 8 is confirmed to read out. And the same operation is performed one by one for the test for all the buffers 2 respectively.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、大規模集積回路（以下、ＬＳＩと記す。）
内部のハードウェア故障を検出するＬＳＩ故障検出回路
に関するものである。[Detailed Description of the Invention] [Industrial Application Field] This invention relates to large-scale integrated circuits (hereinafter referred to as LSI).
The present invention relates to an LSI failure detection circuit that detects internal hardware failures.

〔従来の技術〕[Conventional technology]

従来のＬＳＩ故障検出回路における内部バスに出力する
トライステートバッファの故障検出を行なう回路の一構
成例を第２図に示す。（１）は内部ハス、　（２）は内
部ハスに出力するトライステートバッフ乙（３）はＬＳ
Ｉ外部からの操作にしたがってトライステートバッファ
（２）の入力を生成する入力生成部で（４）はその入内
信号線である。（５）はＬＳＩ外部からの操作にしたが
ってトライステートバッファ（２）の出力スイッチを制
御する出力制御部で（６）はその出力制御信号線である
。（７）はＬＳＩ外部からの操作により内部バス（１）
の値をＬＳＩ外部に読み出す出力部である。第２図に示
す構成で動作を説明する。入力生成部（３）及び出力制
御部（５）、出力部（７）はスキャン機能を持つ回路な
どで構成され、内部バス線（１）に出力するｎ個のトラ
イステートバッファ（２）の内の一つのトライステート
バッファが故障によりトライステートバッファの出力ス
イッチがイネーブルに固定していないことをテストする
ために、テスト対象のトライステートバッファ１の入内
信号線（４）に入力生成部（３）により０又は１を与え
、同時に他の一つのトライステートバッファ２の入力信
号線（４）に入力生成部（３）によりトライステートバ
ッファ１の入力信号線（４）に与えた値の反転したもの
を与える。このときトライステートバッファ１の出力制
御信号線（６）を出力制御部（５）によりディセーブル
にし、同時にトライステートバッファ２の出力制御信号
線（６）を出力制御部（５）によリイネーブルにする。FIG. 2 shows a configuration example of a circuit for detecting a failure of a tri-state buffer output to an internal bus in a conventional LSI failure detection circuit. (1) is the internal lotus, (2) is the tri-state buffer that outputs to the internal lotus (3) is the LS
I is an input generation section that generates an input to the tristate buffer (2) according to an operation from outside, and (4) is its input signal line. (5) is an output control unit that controls the output switch of the tri-state buffer (2) according to an operation from outside the LSI, and (6) is its output control signal line. (7) is the internal bus (1) by operation from outside the LSI.
This is an output section that reads out the value of to the outside of the LSI. The operation will be explained using the configuration shown in FIG. The input generation section (3), the output control section (5), and the output section (7) are composed of circuits with a scanning function, etc. In order to test whether the output switch of the tri-state buffer is not fixed to enabled due to a failure in one of the tri-state buffers, the input generator (3) is connected to the input signal line (4) of the tri-state buffer 1 to be tested. gives 0 or 1 to the input signal line (4) of the other tri-state buffer 2, and at the same time, the input generator (3) gives the input signal line (4) of the tri-state buffer 1 an inverted value. give. At this time, the output control signal line (6) of tri-state buffer 1 is disabled by the output control section (5), and at the same time, the output control signal line (6) of tri-state buffer 2 is re-enabled by the output control section (5). Make it.

このとき内部バス（１）に出力された値を出力部（７）
によりＬＳＩ外部に読出し、トライステートバッファ２
に入力した値か読み出されていることを確認する。この
とき、トライステートバッファ１の信号強度がトライス
テートバッファ２の信号強度か小さい場合故障は検出さ
れず、またｎ個の内どのトライステートバッファが最も
信号強度が小さいかわからないために全てのトライステ
ートバッファの組合せだけ組合せを変えて同様の操作を
行なう。At this time, the value output to the internal bus (1) is sent to the output section (7).
is read out to the outside of the LSI, and the tri-state buffer 2
Check that the value entered is read out. At this time, if the signal strength of tristate buffer 1 is smaller than the signal strength of tristate buffer 2, no failure will be detected. Perform the same operation by changing only the combination of buffers.

〔発明か解決しようとする課題〕 従来のＬＳＩ故障検出回路は以上のように構成されてい
るため、内部バスに出力するトライステートバッファの
組合せの数だけテストを行なわなければならず、内部バ
スに出力するトライステートバッファの数が多くなると
テストに多大な時間がかかり、また最も信号強度の小さ
いものについては故障は検出されないことが課題であっ
た。[Problem to be solved by the invention] Since the conventional LSI failure detection circuit is configured as described above, it is necessary to perform tests for the number of combinations of tri-state buffers output to the internal bus. As the number of output tristate buffers increases, testing takes a lot of time, and failures are not detected in the ones with the lowest signal strength.

本発明は上記のかだいを解消するためになされたもので
全てのトライステートバッファの故障をより短い時間で
検出できるＬＳＩ故障検出回路を得ることを目的とする
。The present invention was made in order to eliminate the above-mentioned problem, and it is an object of the present invention to provide an LSI failure detection circuit that can detect failures of all tristate buffers in a shorter time.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係るＬＳＩ故障検出回路は、テスト対象のい
ずれのトライステートバッファよりも小さい信号強度で
内部バスに出力できる回路を付加したものである。The LSI failure detection circuit according to the present invention has an additional circuit that can output to an internal bus with a signal strength smaller than that of any of the tristate buffers to be tested.

〔作用〕[Effect]

この発明におけるＬＳＩ故障検出回路は、テスト対象の
トライステートバッファをディセーブルにしたときにそ
のトライステートバッファよりも小さい信号強度で内部
バスに値が出力され、容易にテスト対象のトライステー
トバッファのイネーブル固定故障の検出を行なう。In the LSI failure detection circuit of the present invention, when the tri-state buffer under test is disabled, a value is output to the internal bus with a signal strength smaller than that of the tri-state buffer, and it is easy to enable the tri-state buffer under test. Detects fixed failures.

〔発明の実施例〕[Embodiments of the invention]

第１図に本発明の一実施例を示す。この例では（１）は
内部バス、（２）は内部バスに出力するトライステート
バッファ、（３）はＬＳＩ外部からの操作にしたがって
トライステートバッファ（２）の入力を生成する入力生
成部で（４）はその入力信号線である。（５）はＬＳＩ
外部からの操作にしたがってトライステートバッファ（
２）の出力スイッチを制御する出力制御部で（６）はそ
の出力制御信号線である。（７）はＬＳＩ外部からの操
作により内部バス（１）の値をＬＳＩ外部に読み出す出
力部である。（８）は内部バスに他のトライステートバ
ッファよりも小さい信号強度の出力を持つ参照用トライ
ステートバッファである。第１図に示す構成で動作を説
明する。内部バス線（１）に出力するｎ個のトライステ
ートバッファ（２）の内の一つのトライステートバッフ
ァが故障によりトライステートバッファの出力スイッチ
がイネーブルに固定していないことをテストするために
、テスト対象のトライステートバッファ１の入力信号線
（４）に入力生成部（３）により０又は１を与え、同時
に参照用のトライステートバッファ（８）の入力信号線
（４）に入力生成部（３）によりトライステートバッフ
ァ１の入力信号線（４）に与えた値の反転したものを与
える。このときトライステートバッファ１の出力制御信
号線（６）を出力制御部（５）によりディセーブルにし
、同時に参照用トライステートバッファ（８）の出力制
御信号線（６）を出力制御部（５）によりイネーブルに
する。このとき内部バス（１）に出力された値を出力部
（７）によりＬＳＩ外部に読出し、参照用トライステー
トバッファ（８）に入力した値が読み出されていること
を確認する。全てのトライステートバッファ（２）のテ
ストを行なうためには各々のトライステートバッファ（
２）について−回ずつ同様の操作を行なう。FIG. 1 shows an embodiment of the present invention. In this example, (1) is an internal bus, (2) is a tri-state buffer that outputs to the internal bus, and (3) is an input generation unit that generates input to the tri-state buffer (2) according to operations from outside the LSI. 4) is its input signal line. (5) is an LSI
Tri-state buffer (
2) is an output control section that controls the output switch, and (6) is its output control signal line. (7) is an output unit that reads the value of the internal bus (1) to the outside of the LSI by an operation from outside the LSI. (8) is a reference tri-state buffer that has an output on the internal bus with a smaller signal strength than other tri-state buffers. The operation will be explained using the configuration shown in FIG. In order to test that one of the n tri-state buffers (2) outputting to the internal bus line (1) has failed, the output switch of the tri-state buffer is not fixed to enabled. The input generation unit (3) gives 0 or 1 to the input signal line (4) of the target tri-state buffer 1, and at the same time gives the input signal line (4) of the reference tri-state buffer (8) to 0 or 1. ) gives the inverted value of the value given to the input signal line (4) of the tri-state buffer 1. At this time, the output control signal line (6) of the tri-state buffer 1 is disabled by the output control section (5), and at the same time, the output control signal line (6) of the reference tri-state buffer (8) is disabled by the output control section (5). Enabled by At this time, the value outputted to the internal bus (1) is read out from the LSI by the output section (7), and it is confirmed that the value inputted to the reference tristate buffer (8) is read out. To test all tri-state buffers (2), test each tri-state buffer (2).
Regarding 2), perform the same operation each time.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば一つのトライステート
バッファについて一回のテスト操作を行なうことにより
トライステートバッファのイネーブル故障を検出できる
よう構成したので故障検出時間を短縮できる効果がある
。As described above, according to the present invention, an enable failure of a tri-state buffer can be detected by performing a single test operation on one tri-state buffer, which has the effect of shortening the failure detection time.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は９本発明の一実施例によるＬＳＩ故障検出回路
を示すブロック図。第２図は、従来のＬＳＩ故障検出回
路を示すブロック図である。図中（１）は内部バス、（
２）はトライステートバッファ。 （３）は入力生成部、（４）は入力信号線、（５）は出
力制御部、（６）は出力制御信号線、（７）は出力部。 （８）は参照用トライステートバッファである。 なお１図中、同一符号は同一、または相当分を示す。FIG. 1 is a block diagram showing an LSI failure detection circuit according to an embodiment of the present invention. FIG. 2 is a block diagram showing a conventional LSI failure detection circuit. In the figure (1) is the internal bus, (
2) is a tri-state buffer. (3) is an input generation section, (4) is an input signal line, (5) is an output control section, (6) is an output control signal line, and (7) is an output section. (8) is a reference tri-state buffer. In Figure 1, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] 内部バスを保持するような大規模集積回路において、そ
の内部バスに出力するトライステートバッファの入力に
任意の値を入力する入力手段と、任意のトライステート
バッファの出力スイッチを制御する出力制御手段と、内
部バスに任意のときに任意の観測データを出力できるデ
ータ出力手段と大規模集積回路外部に内部バスの値を読
み出す観測手段を備えた大規模集積回路故障検出回路。In a large-scale integrated circuit that maintains an internal bus, input means inputs an arbitrary value to the input of a tri-state buffer output to the internal bus, and output control means controls an output switch of an arbitrary tri-state buffer. , a large-scale integrated circuit failure detection circuit comprising a data output means capable of outputting arbitrary observation data to an internal bus at an arbitrary time and an observation means for reading values of the internal bus to the outside of the large-scale integrated circuit.