JP2005078603A - データ処理装置の試験方法 - Google Patents

Abstract

【課題】同一機能を有するモジュールが複数個搭載されたデータ処理装置の試験方法において、より短時間で該複数個のモジュールの良品、不良品の判定試験が実施可能なデータ処理装置の試験方法を得ること。
【解決手段】同一機能を有する複数のメモリモジュールを備えたデータ処理装置の試験方法であって、前記複数のメモリモジュールに同一のデータを書き込む書き込み工程と、前記同一のデータが書き込まれた前記複数のメモリモジュールを共に選択するメモリモジュール選択工程と、前記同時に選択された複数のメモリモジュールに記憶されているデータを同時に読み出す読み出し工程と、前記データを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断する検出工程と、を有する。
【選択図】 図１

Description

本発明は、メモリモジュールや機能モジュールを備えたデータ処理装置の試験方法に関するものである。

従来、同一機能を有する複数のメモリモジュールを備えたデータ処理装置においては、搭載された各メモリモジュールの試験を行う場合、１つずつ順番に行っていた。例えば同一機能を有する２つのメモリモジュールを備えたデータ処理装置におけるメモリモジュールの試験方法について説明する。

第１のメモリモジュールの試験を行う場合、Ｒ／Ｗ信号を書き込み要求させ（以下、書き込み要求出力の時はＬ出力、読み出し要求出力の時はＨ出力とする。）、第１のモジュールセレクト信号をセレクト要求出力させ（以下、要求する場合をＨ出力、要求しない場合をＬ出力とする。）、第１のメモリモジュールを選択した状態でライトデータバスの値を０にし、アドレスバスを順次変えて第１のメモリモジュールに０を書き込む。そして、第１のメモリモジュールの書き込みが終了すると、第１のモジュールセレクト信号をＬ出力させ、第２のモジュールセレクト信号をセレクト出力（Ｈ出力）させて、アドレスバスを順次変えて第２のメモリモジュールに０を書き込む。

そして、第２のメモリモジュールの書き込みが終了すると、第２のモジュールセレクト信号をＬ出力させる。次に、Ｒ／Ｗ信号をＨ出力させ、第１のモジュールセレクト信号をＨ出力させ、第１のメモリモジュールを選択した状態でアドレスバスを順次変えて第１のメモリモジュールから第１のデータ出力を通してリードデータバスに読み出したデータを出力する。ここで、０以外のデータが読み出された場合は第１のメモリモジュールは故障していると判断される。そして、第１のメモリモジュールの読み出しが終了すると、第１のモジュールセレクト信号をＬ出力させ、第２のモジュールセレクト信号をＨ出力させて、アドレスバスを順次変えて第２のメモリモジュールから第２のデータ出力を通してリードデータバスに読み出したデータを出力する。ここで、０以外のデータが読み出された場合は第２のメモリモジュールは故障していると判断される。そして、第２のメモリモジュールの読み出しが終了すると、第２のモジュールセレクト信号をＬ出力させて終了する。

しかしながら、上述したような方法では例えば１つのメモリモジュールの全空間に書き込みを行う時間が１秒、読み出しを行う時間が１秒とすると、２つのメモリモジュールが搭載されている場合には、書き込みを行う時間が２秒、読み出しを行う時間が２秒となり、２倍の時間がかかっていた。このような試験時間はデータ処理装置に搭載されるメモリモジュールの数に比例して長時間化する。

そこで、同一の出力抵抗を有するバッファ及び閾値電圧が電源電圧Ｖの１／２未満の検出バッファと、閾値電圧がＶ／２超過の検出バッファと、ＥＸ−ＯＲゲートとよりなる検出回路を備えて、内部バスの電位がＶ／２であるか否かを検出することによりモジュールの良否の判定を行うことが提案されている（特許文献１参照）。

特開平６−３３３０６３号公報（第２頁〜第４頁）

しかしながら、上記従来の技術によれば読み出しバッファの出力抵抗を同一にしなくてはならない、内部バスの電位が所定２電位のちょうど中間の電位となるか否かを検出しなくてはならないなどの制約がある。そのため、精度の良い読み出しバッファや検出回路が必要となるという問題がある。

本発明は、上記に鑑みてなされたものであって、同一機能を有するモジュールが複数個搭載されたデータ処理装置の試験方法であって、より短時間で該複数個のモジュールの良品、不良品の判定試験が実施可能なデータ処理装置の試験方法を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、同一機能を有する複数のメモリモジュールを備えたデータ処理装置の試験方法であって、複数のメモリモジュールに同一のデータを書き込む書き込み工程と、同一のデータが書き込まれた複数のメモリモジュールを共に選択するメモリモジュール選択工程と、同時に選択された複数のメモリモジュールに記憶されているデータを同時に読み出す読み出し工程と、データを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によってメモリモジュールの良否を判断する検出工程と、を有することを特徴とする。

この発明によれば、複数のメモリモジュールに同一のデータを書き込み、該複数のメモリモジュールを共に選択した状態で各メモリモジュールのデータを同時に読み出し、この際に発生するデータ処理装置の消費電流をモニタする。そして、不良品のメモリモジュールが搭載されている場合にはメモリモジュールからデータを読み出した際のデータ処理装置の消費電流が増大する。そして、このデータ処理装置の消費電力の増大が検出された場合に、データ処理装置に備えられたメモリモジュールに不良品が存在すると判断される。すなわち、メモリモジュールからデータを読み出した際のデータ処理装置の消費電流によってメモリモジュールの良否が判断される。

以上説明した通り、この発明によれば、データ処理装置に搭載された複数の同一機能メモリモジュールの試験を行う場合、複数のメモリモジュールからデータを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によってメモリモジュールが良品であるか否かを判断することが可能である。したがって、この発明によれば、複数の同一機能メモリモジュールの試験を簡便な構成で確実に行うことが可能であり、より短時間で該複数個の同一機能モジュールの良品、不良品の判定試験が実施可能なデータ処理装置を得ることができるという効果を奏する。

以下に、本発明にかかるデータ処理装置の試験方法の実施の形態を、図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。

実施の形態１．
以下、この発明の実施の形態１を、図１を参照しながら説明する。図１はデータ処理装置１４の要部ブロック図であり、メモリモジュールの周辺部を示したものである。このデータ処理装置１４は、図１に示すように同一機能を有する２つのメモリモジュールである第１のメモリモジュール１と第２のメモリモジュール２とを備える。第１のメモリモジュール１と第２のメモリモジュール２とにはそれぞれ、アドレスバス４、ライトデータバス５及びリードデータバス１１が接続されている。

また、リードデータバス１１には第１及び第２のメモリモジュールから同時にデータを読み出した際のデータ処理装置１４の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断する検出手段として、データ処理装置１４の電源端子１３に例えばテスタ１２が接続されている。ここで用いられるテスタは、出力期待値とコンペアする機能などを備えた高機能なテスタは不要であり、電源端子１３を流れるデータ処理装置１４の消費電流を測定することができれば良く低機能のテスタを使用することができる。

第１のメモリモジュール１と第２のメモリモジュール２とにはそれぞれ第１のメモリモジュール１を選択するための第１のセレクト信号７、第２のメモリモジュール２を選択するための第２のセレクト信号８が入力されてメモリモジュールの選択が行われる。セレクト信号７及びセレクト信号８としては、メモリモジュールの選択を要求する場合にはセレクト要求出力としてＨレベル出力が入力され、メモリモジュールの選択を要求しない場合にはＬレベル出力が入力される。

また、それぞれ読み出し／書き込み信号として図示しないＣＰＵからＲ／Ｗ信号６が入力され、データの書き込み、読み出しが制御される。Ｒ／Ｗ信号６としては、書き込みを要求する場合には書き込み要求出力としてＬレベル出力が入力され、読み出しを要求する場合にはＨレベル出力が入力される。図示しないＣＰＵからメモリ書き込み信号としてＲ／Ｗ信号６が与えられた場合、外部から与えられるデータは、ライトデータバス５を介して両メモリモジュールに入力され、書き込みが行われる。

そして、図示しないＣＰＵからメモリ読み出し信号としてＲ／Ｗ信号６が与えられた場合、第１及び第２のメモリモジュール１、２のデータはそれぞれ第１のデータ出力９、第２のデータ出力１０としてリードデータバス１１に出力される。

次に、データ処理装置１４に搭載された第１のメモリモジュール１及び第２のメモリモジュール２が良品であるか否かを試験する方法について説明する。第１のメモリモジュール１及び第２のメモリモジュール２に対する試験は、両メモリモジュール１、２に同一のデータを書き込み、その後両メモリモジュールに同時にアクセスしてデータを読み出すことにより実行する。

まず、図示しないＣＰＵの指示によりデータ処理装置１４はテストモードに設定される。そして、データ処理装置１４に搭載された第１のメモリモジュール１及び第２のメモリモジュール２に対してデータの書き込みを行う。データの書き込みを行うには、第１のメモリモジュール１に対して該第１のメモリモジュール１を選択するための第１のセレクト信号７（Ｈ出力）を、第２のメモリモジュールに対して該第２のメモリモジュール２を選択するための第２のセレクト信号８（Ｈ出力）を入力する。これにより第１のメモリモジュール１と第２のメモリモジュール２とがともに選択された状態となる。そして、第１のメモリモジュール１に対してＲ／Ｗ信号６として書き込みを要求するＬレベル出力を行うとともに第２のメモリモジュール２に対してＲ／Ｗ信号６として書き込みを要求するＬレベル出力を行い、両メモリモジュール１、２にデータを書き込む。ここで、第１のメモリモジュール１と第２のメモリモジュール２には同じ値を書き込む。また、第１のメモリモジュール１と第２のメモリモジュール２とは同時に選択する必要はなく、別々に選択してデータの書き込みを行っても良い。

次に、第１のメモリモジュール１に対して該第１のメモリモジュール１を選択するための第１のセレクト信号７（Ｈ出力）を、第２のメモリモジュールに対して該第２のメモリモジュール２を選択するための第２のセレクト信号８（Ｈ出力）を入力する。これにより第１のメモリモジュール１と第２のメモリモジュール２とがともに選択された状態となる。

このように同じ値が書き込まれた第１のメモリモジュール１と第２のメモリモジュール２をともに選択した状態で両メモリモジュールに対してＲ／Ｗ信号６として読み出しを要求するＨレベル出力を行い、アドレスバス４を順次変化させて第１のメモリモジュール１と第２のメモリモジュール２との読み出しを同時に行う。そして、第１のメモリモジュール１と第２のメモリモジュール２の読み出しを行う際には、データ処理装置１４の消費電流をテスタ１２により測定する。

第１のメモリモジュール１及び第２のメモリモジュール２がともに正常に動作している場合には第１のメモリモジュール１からの出力である第１のデータ出力９と、第２のメモリモジュール２からの出力である第２のデータ出力１０とがともに同じ値となる。したがって、リードデータバス１１には第１のメモリモジュール１及び第２のメモリモジュール２から出力データとして同じ値が出力される。例えば第１のメモリモジュール１及び第２のメモリモジュール２から出力された出力データ値がともに「１」となる。このときの出力はともにＨ出力となる。

そして、リードデータバス１１には第１のメモリモジュール１及び第２のメモリモジュール２から出力データとして同じ値が出力されるため、第１のメモリモジュール１若しくは第２のメモリモジュール２の一方のみからデータを読み出した場合と同様の消費電流が電源端子１３に流れる。したがって、テスタ１２により測定されるデータ処理装置１４の消費電流は、第１のメモリモジュール１若しくは第２のメモリモジュール２の一方のみからデータを読み出した場合と略等しくなる。

このように同一の機能を有する第１のメモリモジュール１及び第２のメモリモジュール２から出力された出力データ値が同じ場合には、すなわちテスタ１２により測定されるデータ処理装置１４の消費電流が第１のメモリモジュール１若しくは第２のメモリモジュール２の一方のみからデータを読み出した場合と略等しい場合には、テスタ１２では第１のメモリモジュール１及び第２のメモリモジュール２がともに良品であると判断される。

それに対して第１のメモリモジュール１及び第２のメモリモジュール２のいずれかが正常に動作していない場合には、第１のメモリモジュール１からの出力である第１のデータ出力９と、第２のメモリモジュール２からの出力である第２のデータ出力１０とが異なる値となる。したがって、リードデータバス１１には第１のメモリモジュール１及び第２のメモリモジュール２から出力データとして異なる値が出力される。例えば第１のメモリモジュール１からは出力データとして「０」が出力され、第２のメモリモジュール２からは出力データとして「１」が出力される。このときの出力は一方がＨ出力となり、他方がＬ出力となる。

この場合、リードデータバス１１には第１のメモリモジュール１及び第２のメモリモジュール２から出力データとして異なる値が同時に出力され、一方の出力がＨ出力、他方の出力がＬ出力となりこれらの異なる出力が衝突する。

その結果、上記の場合と異なり第１のメモリモジュール１若しくは第２のメモリモジュール２の一方のみからデータを読み出した場合と比較して大きな消費電流がデータ処理装置１４の電源端子１３に流れる。すなわち、この場合、データ処理装置１４の消費電流としては、上記の第１のメモリモジュール１及び第２のメモリモジュール２がともに良品である場合と比較して増大した消費電流が検出される。

このようにデータ処理装置１４の消費電流として上記の第１のメモリモジュール１及び第２のメモリモジュール２がともに良品である場合と比較して増大した消費電流が検出された場合には、テスタ１２では第１のメモリモジュール１及び第２のメモリモジュール２のうちのいずれか一方が不良品であると判断される。

そして、両メモリモジュールの読み出しが終了後、セレクト信号７、８として両メモリモジュールの選択を要求しないＬレベル出力を行う。以上により第１のメモリモジュール１及び第２のメモリモジュール２のテストが終了する。

上述したように、第１のメモリモジュール１と第２のメモリモジュール２とに同じ値を書き込んだ状態で両メモリモジュールを共に選択してデータを同時に読み出し、この際にデータ処理装置１４の電源端子１３に流れる消費電流をテスタによりモニタすることによってメモリモジュールの良否、すなわち良品、不良品の区別を確実に判断することができる。

これにより、通常、一つのメモリモジュールの試験を行う場合にメモリモジュールからデータを読み出す時間で読み出しテストを行うことができるため、メモリモジュールの試験時間を短縮することが可能である。

また、本実施の形態において使用するテスタはデータ処理装置１４の電源端子１３に流れる消費電流を測定することができれば良く、出力期待値とコンペアする機能を備えた高機能なテスタを必要とせず低機能のテスタであっても使用することができるため、メモリモジュールの試験に高額なコストが発生することがない。したがって、低コストでメモリモジュールの試験を実施することが可能である。

実施の形態２．
以下、この発明の実施の形態２を図２及び図３を参照しながら説明する。図２は本発明の実施の形態２にかかるデータ処理装置４３の要部ブロック図であり、機能モジュールの周辺部を示したものである。本実施の形態にかかるデータ処理装置４３は、図２に示すように同一機能を有する３つの機能モジュールである第１の機能モジュール２１と第２の機能モジュール２２と第３の機能モジュール２３とを備える。各機能モジュールは、入力に対して所定の動作を実行し、その動作結果を出力する。第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３にはそれぞれ入力データバス２５が接続されている。

第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３にはそれぞれ第１の機能モジュール２１を選択するための第１のセレクト信号２７、第２の機能モジュール２２を選択するための第２のセレクト信号２８、第３の機能モジュール２３を選択するための第３のセレクト信号２９が入力されて機能モジュールの選択が行われる。セレクト信号２７、セレクト信号２８およびセレクト信号２９としては、機能モジュールの選択を要求する場合にはセレクト要求出力としてＨレベル出力が入力され、機能モジュールの選択を要求しない場合にはＬレベル出力が入力される。

また、第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３からは、それぞれ第１の機能モジュール２１の信号出力である第１の信号出力３１、第２の機能モジュール２２の信号出力である第２の信号出力３２、第３の機能モジュール２３の信号出力である第３の信号出力３３が出力され、該出力の一部は第１の信号出力３１と第２の信号出力３２と第３の信号出力３３と接続された出力結線回路３４に入力される。

機能モジュール２１、２２、２３の出力がそれぞれ２本ある場合の出力結線回路３４の一例を図３に示す。図３に示すように、第１の機能モジュール２１からの第１の信号出力３１が第１の入力信号１００９．０（ＯＵＴ［０］系のライン）および入力信号１００９．１（ＯＵＴ［１］系のライン）としてトライステートバッファ３６に入力されている。同様に、第２の機能モジュール２２からの第２の信号出力３２が第２の入力信号１０１０．０および入力信号１０１０．１としてトライステートバッファ３６に入力されており、第３の機能モジュール２３からの第３の信号出力３３が第３の入力信号１２０９．０および入力信号１２０９．１としてトライステートバッファ３６に入力されている。また、トライステートバッファ３６にはテスト信号Ａ３７およびテスト信号Ｂ４２が入力される。

ＯＵＴ［１］系のラインの各トライステートバッファ３６には、第１の入力信号１００９．０に対応したトライステートバッファの出力と、第２の入力信号１０１０．０に対応したトライステートバッファの出力と、第３の入力信号１２０９．０に対応したトライステートバッファの出力とを接続する第１の出力線３８が接続されている。また、ＯＵＴ［１］系のラインの各トライステートバッファ３６には、第１の入力信号１００９．１に対応したトライステートバッファの出力と、第２の入力信号１０１０．１に対応したトライステートバッファの出力と、第３の入力信号１２０９．１に対応したトライステートバッファの出力とを接続する第２の出力線３９が接続されている。

また、第１の出力線３８および第２の出力線３９トライステートバッファから該出力線に出力した際のデータ処理装置４３の消費電流を検出し、該消費電力によって機能モジュールの良否を判断する検出手段として、データ処理装置４３の電源端子４１に例えばテスタ４０が接続されている。ここで用いられるテスタは、出力期待値とコンペアする機能などを備えた高機能なテスタは不要であり、電源端子４１を流れるデータ処理装置４３の消費電流を測定することができれば良く低機能のテスタを使用することができる。また、検出手段としてはテスタに限られるものではなく、上述した機能を有するものであれば用いることができる。

次に、データ処理装置４３に搭載された第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３が良品であるか否かを試験する方法について説明する。第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３に対する試験は、全機能モジュール同一データを入力して同一動作を実行させる、その後各機能モジュールから同時に動作結果を出力させることにより実行する。

まず、図示しないＣＰＵの指示によりデータ処理装置はテストモードに設定される。そして、データ処理装置４３に搭載された第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３に対してデータの入力を行う。第１の機能モジュール２１に対して該第１の機能モジュール２１を選択するための第１のセレクト信号２７（Ｈ出力）を、第２の機能モジュール２３に対して該第２の機能モジュール２２を選択するための第２のセレクト信号２８（Ｈ出力）を、第３の機能モジュール２３に対して該第３の機能モジュール２３を選択するための第３のセレクト信号２９（Ｈ出力）を入力する。これにより第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３がともに選択された状態となる。

そして、第１の機能モジュール２１に対して信号入力手段となる入力データバス２５によりデータの入力を行うとともに第２および第３の機能モジュール２２、２３に対しても同一データを入力する。ここで第１、第２および第３の機能モジュール２１、２２、２３は同一機能を有するため、機能モジュールが正常である場合には同一データを入力することにより３つの機能モジュールは同一の動作を実行して同一の動作結果を出力することになる。

同一データが入力され、所定の動作を実行した第１、第２および第３の機能モジュール２１、２２、２３は動作結果の出力を行う。第１、第２および第３の機能モジュール２１、２２、２３からの出力のうちそれぞれ１本ずつは出力結線回路３４に入力され、第１の機能モジュール２１からの第１の入力信号１００９．０および入力信号１００９．１、第２の機能モジュール２２からの第２の信号出力３２が第２の入力信号１０１０．０および入力信号１０１０．１として、第３の機能モジュール２３からの第３の信号出力３３が第３の入力信号１２０９．０および入力信号１２０９．１として対応するトライステートバッファ３６に入力される。そしてテスト信号３７およびテスト信号Ｂ３８を出力させて対応するトライステートバッファ３６からそれぞれ第１の出力線３８（ＯＵＴ［０］系のライン用出力線）または第２の出力線３９（ＯＵＴ［１］系のライン用出力線）に同時に出力させる。このとき、データ処理装置４３の消費電流をそれぞれテスタ４０により測定する。

第１、第２および第３の機能モジュール２１、２２、２３がともに正常に動作している場合には第１の機能モジュール２１からの出力である第１の信号出力３１と、第２の機能モジュール２２からの出力である第２の信号出力３２と、第３の機能モジュール２３からの出力である第３の信号出力３３がともに同じ値となる。したがって、第１の出力線３８には動作結果の出力信号として第１、第２および第３の機能モジュール２１、２２、２３から同じ値が出力される。同様に第２の出力線３９には動作結果の出力信号として第１、第２および第３の機能モジュール２１、２２、２３から同じ値が出力される。例えば第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３から第１の出力線３８出力される信号出力が全て「１」となる。このときの出力はともにＬ出力若しくはＨ出力となる。

そして、第１の出力線３８には第１、第２および第３の機能モジュール２１、２２、２３から同じ値が出力されるため、第１の機能モジュール２１または第２の機能モジュール２２若しくは第３の機能モジュール２３のうちのいずれか一つのみを動作させて信号出力させた場合と同様の消費電流が電源端子４１に流れる。したがって、テスタ４０により測定されるデータ処理装置４３の消費電流は、第１の機能モジュール２１または第２の機能モジュール２２若しくは第３の機能モジュール２３のうちいずれか一つのみを動作させて信号出力させた場合と略等しくなる。ここで、テスタ４０で測定できるのはデータ処理装置４３全体の消費電流なので、第１の出力線３８だけを活性化してデータ処理装置４３の消費電流を測定することで、ＯＵＴ［０］系に特定して試験を行うことができる。

第２の出力線３９についても同様であり、第１、第２および第３の機能モジュール２１、２２、２３から同じ値が出力されるため、第１の機能モジュール２１または第２の機能モジュール２２若しくは第３の機能モジュール２３のうちのいずれか一つのみを動作させて信号出力させた場合と同様の消費電流が電源端子４１に流れる。したがって、テスタ４０により測定されるデータ処理装置４３の消費電流は、第１の機能モジュール２１または第２の機能モジュール２２若しくは第３の機能モジュール２３のうちいずれか一つのみを動作させて信号出力させた場合と略等しくなる。ここで、テスタ４０で測定できるのはデータ処理装置４３全体の消費電流なので、第２の出力線３９だけを活性化してデータ処理装置４３の消費電流を測定することで、ＯＵＴ［１］系に特定して試験を行うことができる。

このように同一の機能を有する第１の機能モジュール２１、第２の機能モジュール２２および第３の機能モジュール２３から出力された動作結果である信号出力値が同じ場合には、すなわちテスタ４０により測定されるデータ処理装置４３の消費電流が第１の機能モジュール２１または第２の機能モジュール２２若しくは第３の機能モジュール２３のうちのいずれか一つのみを動作させて信号出力させた場合と略等しい場合には、テスタ４０では第１、第２および第３の機能モジュール２１、２２、２３がともに良品であると判断される。

それに対して第１、第２および第３の機能モジュール２１、２２、２３のうちいずれかが正常に動作していない場合には、正常に動作していない機能モジュールにおいては本来出力されるべき動作結果と異なる動作結果が出力される。このため第１の機能モジュール２１からの出力である第１の信号出力３１と、第２の機能モジュール２２からの出力である第２の信号出力３２と、第３の機能モジュール２３からの出力である第３の信号出力３３とのいずれかにおいて他の信号出力と異なる値が出力される。したがって出力結線回路３４には異なる値が出力される。

例えば各機能モジュールからのＯＵＴ［０］系のライン、すなわち第１の出力線系に着目して説明する。上述したように第１、第２および第３の機能モジュール２１、２２、２３がともに正常に動作している場合には第１の機能モジュール２１からの出力である第１の信号出力３１と、第２の機能モジュール２２からの出力である第２の信号出力３２と、第３の機能モジュール２３からの出力である第３の信号出力３３がともに同じ値となる。したがって、ＯＵＴ［０］系のラインの各トライステートバッファ３６には同じ値が入力され、そこから第１の出力線３８には出力信号として同じ値が出力される。しかし、正常に動作していない機能モジュールがある場合には、該当する機能モジュールからの信号出力は正常に動作している機能モジュールからの信号出力とは異なる値となる。したがって、正常に動作していない機能モジュールからトライステートバッファ３６には本来とは異なる値が入力され、第１の出力線３８に出力される。例えば正常な出力がＨ出力の場合、他方の出力がＬ出力となるため、第１の出力線３８にはＨ出力とＬ出力とが同時に出力され、これらの異なる出力が衝突する。

その結果、全ての機能モジュールが正常に動作している場合と比較して大きな消費電流がデータ処理装置４３の電源端子４１に流れる。すなわち、この場合、データ処理装置４３の消費電流としては、上記の全ての機能モジュールがともに良品である場合と比較して増大した消費電流がテスタ４０により検出される。

このようにデータ処理装置４３の消費電流として上記の全ての機能モジュールが良品である場合と比較して増大した消費電流が検出された場合には、テスタ４０では第１の機能モジュール２１または第２の機能モジュール２２若しくは第３の機能モジュール２３のうちのいずれかが不良品であると判断される。

各機能モジュールからのＯＵＴ［１］系のライン、すなわち第２の出力線系に着目した場合も上記と同様であり、第１、第２および第３の機能モジュール２１、２２、２３がともに正常に動作している場合には第１の機能モジュール２１からの出力である第１の信号出力３１と、第２の機能モジュール２２からの出力である第２の信号出力３２と、第３の機能モジュール２３からの出力である第３の信号出力３３がともに同じ値となる。したがって、ＯＵＴ［１］系のラインの各トライステートバッファ３６には同じ値が入力され、そこから第２の出力線３９には出力信号として同じ値が出力される。しかし、正常に動作していない機能モジュールがある場合には、該当する機能モジュールからの信号出力は正常に動作している機能モジュールからの信号出力とは異なる値となる。したがって、正常に動作していない機能モジュールからトライステートバッファ３６には本来とは異なる値が入力され、第２の出力線３９に出力される。例えば正常な出力がＨ出力の場合、他方の出力がＬ出力となるため、第２の出力線３９にはＨ出力とＬ出力とが同時に出力され、これらの異なるバッファ出力が衝突する。

その結果、全ての機能モジュールが正常に動作している場合と比較して大きな消費電流がデータ処理装置４３の電源端子４１に流れる。すなわち、この場合、第２の出力線３９の消費電流としては、上記の全ての機能モジュールがともに良品である場合と比較して増大した消費電流がテスタ４０により検出される。

このようにデータ処理装置４３の消費電流として上記の全ての機能モジュールが良品である場合と比較して増大した消費電流が検出された場合には、テスタ４０では第１の機能モジュール２１または第２の機能モジュール２２若しくは第３の機能モジュール２３のうちのいずれかが不良品であると判断される。

なお、各機能モジュールからのＯＵＴ［０］系のライン、すなわち第１の出力線系と、各機能モジュールからのＯＵＴ［１］系のライン、すなわち第２の出力線系の不良を識別するためには、これらは別々のテスト信号でｅｎａｂｌｅが制御される必要がある。そこで、ＯＵＴ［０］系のラインとＯＵＴ［１］系のラインとには、テスト信号Ａ３７、テスト信号Ｂ３８が別々に入力される。例えば、テスト信号Ａ３７が「ｅｎａｂｌｅ」出力、テスト信号Ｂ３８が「ｄｉｓａｂｌｅ」出力である場合には、ＯＵＴ［０］系の良否が判断できる。また、テスト信号Ａ３７が「ｄｉｓａｂｌｅ」出力、テスト信号Ｂ３８が「ｅｎａｂｌｅ」出力である場合には、ＯＵＴ［１］系の良否が判断できる。

そして、消費電流の検出後、セレクト信号２７、２８、２９として機能モジュールの選択を要求しないＬレベル出力を行う。以上により機能モジュール２１、２２、２３のテストが終了する。

上述したように、本実施の形態においては、第１の機能モジュール２１、第２の機能モジュール２２、および第３の機能モジュール２３に同一信号を入力して同一の動作を実行させ、その動作結果を出力結線回路３４に出力させる。そして、この際にデータ処理装置４３の電源端子４１に流れる消費電流をテスタによりモニタすることによって機能モジュールの良否、すなわち良品、不良品の区別を確実に判断することができる。したがって、テストケースの期待値を用いることなく機能モジュールのテストを行うことができる。

また、本実施の形態において使用するテスタはデータ処理装置４３の電源端子４１に流れる消費電流を測定することができれば良く、出力期待値とコンペアする機能を備えた高機能なテスタを必要とせず低機能のテスタであっても使用することができるため、機能モジュールの試験に高額なコストが発生することがない。したがって、低コストで機能モジュールの試験を実施することが可能である。

以上のように、本発明にかかるデータ処理装置は、同一機能を有するメモリモジュールを複数備えたデータ処理装置の効率的な生産に有用である。

本発明の実施の形態１にかかるデータ処理装置におけるメモリモジュールの周辺部を示した要部ブロック図である。 本発明の実施の形態２にかかるデータ処理装置における機能モジュールの周辺部を示した要部ブロック図である。 本発明の実施の形態２にかかるデータ処理装置における出力結線回路の概略構成を示した構成図である。

符号の説明

１ 第１のメモリモジュール
２ 第２のメモリモジュール
４ アドレスバス
５ ライトデータバス
６ Ｒ／Ｗ信号
７ 第１のセレクト信号
８ 第２のセレクト信号８
９ 第１のデータ出力
１０ 第２のデータ出力
１１ リードデータバス
１２ テスタ

Claims (4)

1. 同一機能を有する複数のメモリモジュールを備えたデータ処理装置の試験方法であって、
   前記複数のメモリモジュールに同一のデータを書き込む書き込み工程と、
   前記同一のデータが書き込まれた前記複数のメモリモジュールを共に選択するメモリモジュール選択工程と、
   前記同時に選択された複数のメモリモジュールに記憶されているデータを同時に読み出す読み出し工程と、
   前記データを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断する検出工程と、
   を有することを特徴とするデータ処理装置の試験方法。
2. 前記検出工程において、前記複数のメモリモジュールから読み出したデータがリードデータバスに出力された際のデータ処理装置の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断すること
   を特徴とする請求項１に記載のデータ処理装置の試験方法。
3. 同一機能を有する複数の機能モジュールを備えたデータ処理装置の試験方法であって、
   前記複数の機能モジュールに同一信号を入力して該複数の機能モジュールに同一動作を実行させる信号入力工程と、
   前記複数の機能モジュールにおける動作結果が同一出力線に出力された際のデータ処理装置の消費電流を検出し、該消費電力によって前記機能モジュールの良否を判断する検出工程と、
   を有することを特徴とするデータ処理装置の試験方法。
4. 前記検出工程において、前記複数の機能モジュールにおける動作結果の出力が入力される出力結線手段に前記複数の機能モジュールにおける動作結果の出力が入力された際のデータ処理装置の消費電流を検出し、該消費電力によって前記機能モジュールの良否を判断すること
   を特徴とする請求項３に記載のデータ処理装置の試験方法。

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