JPH06119258A - 共通バスのトレースマーキング回路 - Google Patents
共通バスのトレースマーキング回路Info
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- JPH06119258A JPH06119258A JP4262612A JP26261292A JPH06119258A JP H06119258 A JPH06119258 A JP H06119258A JP 4262612 A JP4262612 A JP 4262612A JP 26261292 A JP26261292 A JP 26261292A JP H06119258 A JPH06119258 A JP H06119258A
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- Japan
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Abstract
(57)【要約】
【目的】本発明は複数のプロセッサより構成されるマル
チプロセッサシステムの共通バス上のデータのうち、所
定のトリガ条件に一致したデータを収集するトレースマ
ーキング回路に関し、トリガ条件に一致し有効なデータ
が書き込まれていることを、トレース用RAMの空きビ
ットに書き込むトレースマーキング回路を実現すること
を目的とする。 【構成】トレース用ランダムアクセスメモリ10と、ト
リガ条件判定部20と、有効データ表示発生部30と、
トレースポインタ用カウンタ40と、処理装置50を備
え、共通バス100上のデータが所定のトリガ条件に一
致したと判定した場合、有効データ表示発生部30で
「1」レベルの信号を出力し、トレース用ランダムアク
セスメモリ10に共通バス100ののデータを書き込む
と同時に、同一アドレスの空きビットに「1」レベルの
データを書き込むように構成する。
チプロセッサシステムの共通バス上のデータのうち、所
定のトリガ条件に一致したデータを収集するトレースマ
ーキング回路に関し、トリガ条件に一致し有効なデータ
が書き込まれていることを、トレース用RAMの空きビ
ットに書き込むトレースマーキング回路を実現すること
を目的とする。 【構成】トレース用ランダムアクセスメモリ10と、ト
リガ条件判定部20と、有効データ表示発生部30と、
トレースポインタ用カウンタ40と、処理装置50を備
え、共通バス100上のデータが所定のトリガ条件に一
致したと判定した場合、有効データ表示発生部30で
「1」レベルの信号を出力し、トレース用ランダムアク
セスメモリ10に共通バス100ののデータを書き込む
と同時に、同一アドレスの空きビットに「1」レベルの
データを書き込むように構成する。
Description
【0001】
【産業上の利用分野】本発明は複数のプロセッサより構
成されるマルチプロセッサシステムの共通バス上のデー
タのうち、所定のトリガ条件に一致したデータを収集す
るトレースマーキング回路に関する。
成されるマルチプロセッサシステムの共通バス上のデー
タのうち、所定のトリガ条件に一致したデータを収集す
るトレースマーキング回路に関する。
【0002】図5はマルチプロセッサシステムの一例を
説明する図である。図は移動通信システムの例であり、
上位制御装置1は複数の制御装置2を収容し、制御装置
2は複数の移動機3を収容している。
説明する図である。図は移動通信システムの例であり、
上位制御装置1は複数の制御装置2を収容し、制御装置
2は複数の移動機3を収容している。
【0003】このような移動無線システムは高い信頼性
を要求されているので、上位制御装置1は、複数のプロ
セッサ(以下CPUと称する)51〜5nを使用するマ
ルチプロセッサシステムとしており、複数のCPU51
〜5nを共通バス100で接続し、各種データ、アドレ
ス、制御信号等の送受信し制御を行っている。
を要求されているので、上位制御装置1は、複数のプロ
セッサ(以下CPUと称する)51〜5nを使用するマ
ルチプロセッサシステムとしており、複数のCPU51
〜5nを共通バス100で接続し、各種データ、アドレ
ス、制御信号等の送受信し制御を行っている。
【0004】また、図中の10はトレース用ランダムア
クセスメモリ(以下RAMと称する)、80はシステム
制御用のメモリであり、90はI/O用のインタフェー
スである。
クセスメモリ(以下RAMと称する)、80はシステム
制御用のメモリであり、90はI/O用のインタフェー
スである。
【0005】このようなマルチプロセッサシステムは、
例えば、1つのCPUが障害になった場合でも、その負
荷を他のCPUが分担することにより、処理速度は若干
低下することがあってもシステム全体の機能は損なわれ
ないように構成している。
例えば、1つのCPUが障害になった場合でも、その負
荷を他のCPUが分担することにより、処理速度は若干
低下することがあってもシステム全体の機能は損なわれ
ないように構成している。
【0006】このような、マルチプロセッサシステムに
おいて、共通バス上のデータをあるトリガ条件によりト
レース用RAMに収集して分析し、システムの動作の正
常/異常を検出する。
おいて、共通バス上のデータをあるトリガ条件によりト
レース用RAMに収集して分析し、システムの動作の正
常/異常を検出する。
【0007】例えば、システムが複数のI/Oに接続さ
れている場合、I/Oのアドレスを指定し、データを収
集することにより、指定のI/Oの正常性をチェックす
ることができる。
れている場合、I/Oのアドレスを指定し、データを収
集することにより、指定のI/Oの正常性をチェックす
ることができる。
【0008】
【従来の技術】図6は従来例を説明するブロック図を示
す。図中の100はマルチプロセッサシステムの図示省
略のCPUを接続する共通バス、10はトレースデータ
を書き込むトレース用RAM、20は共通バス100上
のデータが指定のトリガ条件に一致したことを判定する
トリガ条件判定部、40は共通バス100上の指定のト
リガ条件に一致したデータを書き込むアドレスを発生す
るトレースポインタ用カウンタ、50はトレースデータ
を取り出し各種処理を実行するCPU、70はトレース
ポインタ用カウンタ40の発生するアドレスを書き込ん
でおくトレースポインタ用レジスタである。
す。図中の100はマルチプロセッサシステムの図示省
略のCPUを接続する共通バス、10はトレースデータ
を書き込むトレース用RAM、20は共通バス100上
のデータが指定のトリガ条件に一致したことを判定する
トリガ条件判定部、40は共通バス100上の指定のト
リガ条件に一致したデータを書き込むアドレスを発生す
るトレースポインタ用カウンタ、50はトレースデータ
を取り出し各種処理を実行するCPU、70はトレース
ポインタ用カウンタ40の発生するアドレスを書き込ん
でおくトレースポインタ用レジスタである。
【0009】この構成において、トリガ条件判定部20
は共通バス100上のデータを常時監視しており、デー
タが指定のトリガ条件、例えば、指定のI/Oの正常性
を調べたい場合には、共通バス100上のデータのう
ち、指定のI/Oのアドレスを指示するデータをトレー
スマーキングデータとしてトレース用RAM10に収集
する。
は共通バス100上のデータを常時監視しており、デー
タが指定のトリガ条件、例えば、指定のI/Oの正常性
を調べたい場合には、共通バス100上のデータのう
ち、指定のI/Oのアドレスを指示するデータをトレー
スマーキングデータとしてトレース用RAM10に収集
する。
【0010】CPU50はトレースポインタ用レジスタ
70をポーリングして、その内容をチェックし、トレー
スポインタ用レジスタ70のポインタ値がアップし、新
しいデータがトレース用RAM10取り込まれたとき、
CPU50はトレース用RAM10のデータを読み出し
データ解析を行うようにしている。
70をポーリングして、その内容をチェックし、トレー
スポインタ用レジスタ70のポインタ値がアップし、新
しいデータがトレース用RAM10取り込まれたとき、
CPU50はトレース用RAM10のデータを読み出し
データ解析を行うようにしている。
【0011】
【発明が解決しようとする課題】上述の従来例において
は、トレースポインタ用レジスタ70の内容をCPU5
0からチェックすることにより、新しいデータが取り込
まれたか否かを判定している。
は、トレースポインタ用レジスタ70の内容をCPU5
0からチェックすることにより、新しいデータが取り込
まれたか否かを判定している。
【0012】したがって、トレースポインタ用レジスタ
70はトレースポインタ用カウンタ40の全ビットが見
れるようにしておくことが必要であり、トレース用RA
M10の容量が大きくなると、トレースポインタ用カウ
ンタ40のビット数も多くなるので、トレースポインタ
用レジスタ70を構成するための集積回路等の部品の数
も増加してしまう。
70はトレースポインタ用カウンタ40の全ビットが見
れるようにしておくことが必要であり、トレース用RA
M10の容量が大きくなると、トレースポインタ用カウ
ンタ40のビット数も多くなるので、トレースポインタ
用レジスタ70を構成するための集積回路等の部品の数
も増加してしまう。
【0013】また、CPU50の動作とトレースポイン
タ用カウンタ40の動作は同期していないので、CPU
50がトレースポインタ用レジスタ70をリード中にト
レースポインタ用カウンタ40がカウントアップし、ト
レースポインタ用レジスタ70の値が変化することがあ
り、トレースポインタ用レジスタ70の値を正しく読み
出せない場合があるので、CPU50で2度読みして比
較チェックする処理が必要となる。
タ用カウンタ40の動作は同期していないので、CPU
50がトレースポインタ用レジスタ70をリード中にト
レースポインタ用カウンタ40がカウントアップし、ト
レースポインタ用レジスタ70の値が変化することがあ
り、トレースポインタ用レジスタ70の値を正しく読み
出せない場合があるので、CPU50で2度読みして比
較チェックする処理が必要となる。
【0014】本発明は共通バス上のデータが指定のトリ
ガ条件に一致し、そのデータをトレース用RAMに書き
込むとき、トリガ条件に一致し有効なデータが書き込ま
れていることを、トレース用RAMの空きビットに書き
込んでおき、そのビットをチェックすることにより有効
データが書き込まれているか否かを判定する構成が簡単
な共通バスのトレースマーキング回路を実現しようとす
る。
ガ条件に一致し、そのデータをトレース用RAMに書き
込むとき、トリガ条件に一致し有効なデータが書き込ま
れていることを、トレース用RAMの空きビットに書き
込んでおき、そのビットをチェックすることにより有効
データが書き込まれているか否かを判定する構成が簡単
な共通バスのトレースマーキング回路を実現しようとす
る。
【0015】
【課題を解決するための手段】図1は本発明の原理を説
明するブロック図である。図中の100は複数のプロセ
ッサより構成されるマルチプロセッサシステムの共通バ
スであり、10は所定のトリガ条件に一致した共通バス
100のデータを書き込むトレース用RAMであり、2
0は共通バス100のデータが所定のトリガ条件に一致
したか否かを判定するトリガ条件判定部であり、30は
トリガ条件判定部20により共通バス100のデータが
トリガ条件に一致したと判定したときに、トレース用ラ
ンダムアクセスメモリ10に書き込んだデータが有効デ
ータであることを表示する「1」レベルの信号を発生す
る有効データ表示発生部である。
明するブロック図である。図中の100は複数のプロセ
ッサより構成されるマルチプロセッサシステムの共通バ
スであり、10は所定のトリガ条件に一致した共通バス
100のデータを書き込むトレース用RAMであり、2
0は共通バス100のデータが所定のトリガ条件に一致
したか否かを判定するトリガ条件判定部であり、30は
トリガ条件判定部20により共通バス100のデータが
トリガ条件に一致したと判定したときに、トレース用ラ
ンダムアクセスメモリ10に書き込んだデータが有効デ
ータであることを表示する「1」レベルの信号を発生す
る有効データ表示発生部である。
【0016】また、40はトレース用RAM10のデー
タの書き込みアドレスを発生するトレースポインタ用カ
ウンタであり、50はトレース用RAM10に書き込ん
だデータを読み出し処理を行う処理装置であり、トリガ
条件判定部20により共通バス100上のデータが所定
のトリガ条件に一致したとを判定した場合、有効データ
表示発生部30で「1」レベルの信号を出力し、トレー
ス用RAM10に共通バス100のデータを書き込むと
同時に、同一アドレスの空きビットに「1」レベルのデ
ータを書き込む。
タの書き込みアドレスを発生するトレースポインタ用カ
ウンタであり、50はトレース用RAM10に書き込ん
だデータを読み出し処理を行う処理装置であり、トリガ
条件判定部20により共通バス100上のデータが所定
のトリガ条件に一致したとを判定した場合、有効データ
表示発生部30で「1」レベルの信号を出力し、トレー
ス用RAM10に共通バス100のデータを書き込むと
同時に、同一アドレスの空きビットに「1」レベルのデ
ータを書き込む。
【0017】
【作用】トリガ条件判定部20で共通バス100上のデ
ータを常時監視し、予め定めてある所定のトリガ条件に
一致したとき書き込み信号(図中WRITEと示す)を
出力するとともに、有効データ表示発生部30を起動し
トリガ条件に一致したことを示す「1」レベルの信号を
発生する。
ータを常時監視し、予め定めてある所定のトリガ条件に
一致したとき書き込み信号(図中WRITEと示す)を
出力するとともに、有効データ表示発生部30を起動し
トリガ条件に一致したことを示す「1」レベルの信号を
発生する。
【0018】書き込み信号によりトレースポインタ用カ
ウンタ40の発生するトレースRAM10のアドレスに
共通パス100上のデータを書き込むとともに、同じア
ドレスの空きビットに有効データ表示発生部30の発生
する「1」レベルの信号を書き込む。このときトレース
ポインタ用カウンタ40にクロック信号(図中CLKと
示す)が入力されるので、カウント値がアップし、次に
情報を取り込むときのアドレスを発生する。
ウンタ40の発生するトレースRAM10のアドレスに
共通パス100上のデータを書き込むとともに、同じア
ドレスの空きビットに有効データ表示発生部30の発生
する「1」レベルの信号を書き込む。このときトレース
ポインタ用カウンタ40にクロック信号(図中CLKと
示す)が入力されるので、カウント値がアップし、次に
情報を取り込むときのアドレスを発生する。
【0019】CPU50はトレースRAM10の空きビ
ットをサーチし「1」が書き込まれていれば、トリガ条
件に一致した有効なデータが書き込まれていると判断
し、そのデータを読み出し処理を行う。
ットをサーチし「1」が書き込まれていれば、トリガ条
件に一致した有効なデータが書き込まれていると判断
し、そのデータを読み出し処理を行う。
【0020】
【実施例】図2は本発明の実施例を説明するブロック図
である。図中の100はマルチプロセッサシステムの図
示省略のプロセッサを接続する共通バス、10はトレー
ス用RAM、20は共通バス100のデータが指定のト
リガ条件に一致したことを判定するトリガ条件判定部、
Rは有効データ表示発生部30としての抵抗であり、+
5Vにプルアップしている。
である。図中の100はマルチプロセッサシステムの図
示省略のプロセッサを接続する共通バス、10はトレー
ス用RAM、20は共通バス100のデータが指定のト
リガ条件に一致したことを判定するトリガ条件判定部、
Rは有効データ表示発生部30としての抵抗であり、+
5Vにプルアップしている。
【0021】また、40は共通バス100の指定のトリ
ガ条件に一致したデータを書き込むアドレスを発生する
トレースポインタ用カウンタ、50はトレースデータを
取り出し各種処理を実行するCPU、B1〜B4はバッ
ファである。
ガ条件に一致したデータを書き込むアドレスを発生する
トレースポインタ用カウンタ、50はトレースデータを
取り出し各種処理を実行するCPU、B1〜B4はバッ
ファである。
【0022】トリガ条件判定部20は共通バス100の
データを監視し、トリガ条件に一致したとき書込み信号
を発生し、そのデータをトレース用RAM10のD0〜
D6ビットに書き込む。このとき同時に同じアドレスの
空きビットであるD7ビットに「1」が書き込まれる。
データを監視し、トリガ条件に一致したとき書込み信号
を発生し、そのデータをトレース用RAM10のD0〜
D6ビットに書き込む。このとき同時に同じアドレスの
空きビットであるD7ビットに「1」が書き込まれる。
【0023】また、トレースポインタ用カウンタ40に
はクロック信号が入力され、カウントアップし次のデー
タの書き込みアドレスを示す。CPU50はトレースR
AM10をサーチし、空きビットのD7ビットに「1」
が立っているポインタの情報はトリガ条件に一致した有
効データとして処理し、処理後は空きビットのD7ビッ
トに「0」を書き込み処理済を示す。
はクロック信号が入力され、カウントアップし次のデー
タの書き込みアドレスを示す。CPU50はトレースR
AM10をサーチし、空きビットのD7ビットに「1」
が立っているポインタの情報はトリガ条件に一致した有
効データとして処理し、処理後は空きビットのD7ビッ
トに「0」を書き込み処理済を示す。
【0024】このようにして、空きビットのD7に
「0」が入っているポインタのデータは無効或いは処理
済のものと判断することができる。図3は本発明のその
他の実施例を説明するブロック図(1)を示す。図3は
図2の構成において、トリガ条件発生部40がトリガ条
件に合致したことを検出したときに出力する「1」を有
効データを表示する信号としてトレース用RAM10の
空きビットのD7に書き込むように構成したものであ
る。
「0」が入っているポインタのデータは無効或いは処理
済のものと判断することができる。図3は本発明のその
他の実施例を説明するブロック図(1)を示す。図3は
図2の構成において、トリガ条件発生部40がトリガ条
件に合致したことを検出したときに出力する「1」を有
効データを表示する信号としてトレース用RAM10の
空きビットのD7に書き込むように構成したものであ
る。
【0025】共通バス100上のトリガ条件に一致した
データをトレース用RAM10に書き込む動作、CPU
50からのサーチ等の処理は図2の実施例と同じであ
る。図4は本発明のその他の実施例を説明するブロック
図(2)を示す。図4は図2の構成において、フリップ
フロップ回路(以下FF回路と称する)60を設けた構
成としている。
データをトレース用RAM10に書き込む動作、CPU
50からのサーチ等の処理は図2の実施例と同じであ
る。図4は本発明のその他の実施例を説明するブロック
図(2)を示す。図4は図2の構成において、フリップ
フロップ回路(以下FF回路と称する)60を設けた構
成としている。
【0026】図4においては、空きビットをD6、D7
の2ビットとし、D7ビットは抵抗Rをとおしてプルア
ップしておき、D6にはトレースポインタ用カウンタ4
0が1周するごとに反転する信号を入力する。
の2ビットとし、D7ビットは抵抗Rをとおしてプルア
ップしておき、D6にはトレースポインタ用カウンタ4
0が1周するごとに反転する信号を入力する。
【0027】FF回路60の入力端子Dは反転出力端子
×Qに接続してあり、トレースポインタ用カウンタ40
が1周するごと出力するCount Up信号が入力す
るごとに反転動作を行う。
×Qに接続してあり、トレースポインタ用カウンタ40
が1周するごと出力するCount Up信号が入力す
るごとに反転動作を行う。
【0028】このように構成することにより、トレース
RAM10をサイクリックに使用するとき、D7ビット
に「1」が立っていると、そのポインタの示すアドレス
には有効データが書き込まれていると判断し、D6ビッ
トに「0」が書き込まれていると初回の書き込みデー
タ、D6ビットに「1」が書き込まれていると上書きさ
れたデータと判断しデータの処理を行う。
RAM10をサイクリックに使用するとき、D7ビット
に「1」が立っていると、そのポインタの示すアドレス
には有効データが書き込まれていると判断し、D6ビッ
トに「0」が書き込まれていると初回の書き込みデー
タ、D6ビットに「1」が書き込まれていると上書きさ
れたデータと判断しデータの処理を行う。
【0029】
【発明の効果】本発明によれば、トレース用RAMの空
きビットに共通バス上のデータが指定のトレース条件に
一致したことを示すデータを書き込んでおき、CPUか
らサーチするとき空きビットのデータをチェックするこ
とにより、有効データが書き込まれているか否かを判断
することができるので、ハードウエア構成が簡単とな
り、従来必要であったCPUからの2度読みも必要でな
くなり処理が簡単となる。
きビットに共通バス上のデータが指定のトレース条件に
一致したことを示すデータを書き込んでおき、CPUか
らサーチするとき空きビットのデータをチェックするこ
とにより、有効データが書き込まれているか否かを判断
することができるので、ハードウエア構成が簡単とな
り、従来必要であったCPUからの2度読みも必要でな
くなり処理が簡単となる。
【図1】 本発明の原理を説明するブロック図
【図2】 本発明の実施例を説明するブロック図
【図3】 本発明のその他の実施例を説明するブロック
図(1)
図(1)
【図4】 本発明のその他の実施例を説明するブロック
図(2)
図(2)
【図5】 マルチプロセッサシステムの一例を説明する
図
図
【図6】 従来例を説明するブロック図
100 共通バス 10 トレース用RAM 20 トリガ条件判定部 30 有効データ表示発生部 40 トレースポインタ用カウンタ 50〜5n CPU 60 FF回路 70 トレースポインタ用レジスタ 80 メモリ 90 インタフェース B1〜B4 バッファ R 抵抗 1 上位制御装置 2 制御装置 3 移動機
Claims (2)
- 【請求項1】 複数のプロセッサより構成されるマルチ
プロセッサシステムの共通バス(100)上のデータの
うち、所定のトリガ条件に一致したデータを収集するト
レースマーキング回路であって、 所定のトリガ条件に一致した前記共通バス(100)の
データを書き込むトレース用ランダムアクセスメモリ
(10)と、 前記共通バス(100)のデータが所定のトリガ条件に
一致したか否かを判定するトリガ条件判定部(20)
と、 前記トリガ条件判定部(20)により、前記共通バス
(100)のデータがトリガ条件に一致したと判定した
ときに、前記トレース用ランダムアクセスメモリ(1
0)に書き込んだデータが有効データであることを表示
する「1」レベルの信号を発生する有効データ表示発生
部(30)と、 前記トレース用ランダムアクセスメモリ(10)のデー
タの書き込みアドレスを発生するトレースポインタ用カ
ウンタ(40)と、 前記トレース用ランダムアクセスメモリ(10)の書き
込んだデータを読み出し処理を行う処理装置(50)を
備え、 前記トリガ条件判定部(20)により、前記共通バス
(100)上のデータが所定のトリガ条件に一致したと
を判定した場合、前記有効データ表示発生部(30)で
「1」レベルの信号を出力し、前記トレース用ランダム
アクセスメモリ(10)に前記共通バス(100)のデ
ータを書き込むと同時に、同一アドレスの空きビットに
「1」レベルのデータを書き込むことを特徴とする共通
バスのトレースマーキング回路。 - 【請求項2】 前項記載の共通バスのトレースマーキン
グ回路において、 前記トレース用ランダムアクセスメモリ(10)をサイ
クリックに使用することを示す信号を出力するフリップ
フロップ回路(60)を設け、 前記トレース用ランダムアクセスメモリ(10)に前記
共通バス(100)のデータを書き込むと同時に、同一
アドレスの第1の空きビットに前記有効データ表示発生
部(30)で出力する「1」レベルの信号を書き込むと
ともに、同一アドレスの第2の空きビットに前記フリッ
プフロップ回路(60)が発生する初回書き込みデータ
を示す「0」、または上書きデータを示す「1」を書き
込むことを特徴とする請求項1記載の共通バスのトレー
スマーキング回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4262612A JPH06119258A (ja) | 1992-10-01 | 1992-10-01 | 共通バスのトレースマーキング回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4262612A JPH06119258A (ja) | 1992-10-01 | 1992-10-01 | 共通バスのトレースマーキング回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06119258A true JPH06119258A (ja) | 1994-04-28 |
Family
ID=17378212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4262612A Withdrawn JPH06119258A (ja) | 1992-10-01 | 1992-10-01 | 共通バスのトレースマーキング回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06119258A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
-
1992
- 1992-10-01 JP JP4262612A patent/JPH06119258A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
US7299393B2 (en) | 2002-06-21 | 2007-11-20 | Samsung Electronics Co., Ltd. | Microprocessor with trace module |
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Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
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