JPH06119258A - 共通バスのトレースマーキング回路 - Google Patents
共通バスのトレースマーキング回路Info
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- JPH06119258A JPH06119258A JP4262612A JP26261292A JPH06119258A JP H06119258 A JPH06119258 A JP H06119258A JP 4262612 A JP4262612 A JP 4262612A JP 26261292 A JP26261292 A JP 26261292A JP H06119258 A JPH06119258 A JP H06119258A
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- Japan
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Abstract
(57)【要約】
【目的】本発明は複数のプロセッサより構成されるマル
チプロセッサシステムの共通バス上のデータのうち、所
定のトリガ条件に一致したデータを収集するトレースマ
ーキング回路に関し、トリガ条件に一致し有効なデータ
が書き込まれていることを、トレース用ＲＡＭの空きビ
ットに書き込むトレースマーキング回路を実現すること
を目的とする。 【構成】トレース用ランダムアクセスメモリ１０と、ト
リガ条件判定部２０と、有効データ表示発生部３０と、
トレースポインタ用カウンタ４０と、処理装置５０を備
え、共通バス１００上のデータが所定のトリガ条件に一
致したと判定した場合、有効データ表示発生部３０で
「１」レベルの信号を出力し、トレース用ランダムアク
セスメモリ１０に共通バス１００ののデータを書き込む
と同時に、同一アドレスの空きビットに「１」レベルの
データを書き込むように構成する。
チプロセッサシステムの共通バス上のデータのうち、所
定のトリガ条件に一致したデータを収集するトレースマ
ーキング回路に関し、トリガ条件に一致し有効なデータ
が書き込まれていることを、トレース用ＲＡＭの空きビ
ットに書き込むトレースマーキング回路を実現すること
を目的とする。 【構成】トレース用ランダムアクセスメモリ１０と、ト
リガ条件判定部２０と、有効データ表示発生部３０と、
トレースポインタ用カウンタ４０と、処理装置５０を備
え、共通バス１００上のデータが所定のトリガ条件に一
致したと判定した場合、有効データ表示発生部３０で
「１」レベルの信号を出力し、トレース用ランダムアク
セスメモリ１０に共通バス１００ののデータを書き込む
と同時に、同一アドレスの空きビットに「１」レベルの
データを書き込むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は複数のプロセッサより構
成されるマルチプロセッサシステムの共通バス上のデー
タのうち、所定のトリガ条件に一致したデータを収集す
るトレースマーキング回路に関する。
成されるマルチプロセッサシステムの共通バス上のデー
タのうち、所定のトリガ条件に一致したデータを収集す
るトレースマーキング回路に関する。
【０００２】図５はマルチプロセッサシステムの一例を
説明する図である。図は移動通信システムの例であり、
上位制御装置１は複数の制御装置２を収容し、制御装置
２は複数の移動機３を収容している。
説明する図である。図は移動通信システムの例であり、
上位制御装置１は複数の制御装置２を収容し、制御装置
２は複数の移動機３を収容している。
【０００３】このような移動無線システムは高い信頼性
を要求されているので、上位制御装置１は、複数のプロ
セッサ（以下ＣＰＵと称する）５１〜５ｎを使用するマ
ルチプロセッサシステムとしており、複数のＣＰＵ５１
〜５ｎを共通バス１００で接続し、各種データ、アドレ
ス、制御信号等の送受信し制御を行っている。
を要求されているので、上位制御装置１は、複数のプロ
セッサ（以下ＣＰＵと称する）５１〜５ｎを使用するマ
ルチプロセッサシステムとしており、複数のＣＰＵ５１
〜５ｎを共通バス１００で接続し、各種データ、アドレ
ス、制御信号等の送受信し制御を行っている。
【０００４】また、図中の１０はトレース用ランダムア
クセスメモリ（以下ＲＡＭと称する）、８０はシステム
制御用のメモリであり、９０はＩ／Ｏ用のインタフェー
スである。
クセスメモリ（以下ＲＡＭと称する）、８０はシステム
制御用のメモリであり、９０はＩ／Ｏ用のインタフェー
スである。
【０００５】このようなマルチプロセッサシステムは、
例えば、１つのＣＰＵが障害になった場合でも、その負
荷を他のＣＰＵが分担することにより、処理速度は若干
低下することがあってもシステム全体の機能は損なわれ
ないように構成している。
例えば、１つのＣＰＵが障害になった場合でも、その負
荷を他のＣＰＵが分担することにより、処理速度は若干
低下することがあってもシステム全体の機能は損なわれ
ないように構成している。
【０００６】このような、マルチプロセッサシステムに
おいて、共通バス上のデータをあるトリガ条件によりト
レース用ＲＡＭに収集して分析し、システムの動作の正
常／異常を検出する。
おいて、共通バス上のデータをあるトリガ条件によりト
レース用ＲＡＭに収集して分析し、システムの動作の正
常／異常を検出する。
【０００７】例えば、システムが複数のＩ／Ｏに接続さ
れている場合、Ｉ／Ｏのアドレスを指定し、データを収
集することにより、指定のＩ／Ｏの正常性をチェックす
ることができる。
れている場合、Ｉ／Ｏのアドレスを指定し、データを収
集することにより、指定のＩ／Ｏの正常性をチェックす
ることができる。
【０００８】
【従来の技術】図６は従来例を説明するブロック図を示
す。図中の１００はマルチプロセッサシステムの図示省
略のＣＰＵを接続する共通バス、１０はトレースデータ
を書き込むトレース用ＲＡＭ、２０は共通バス１００上
のデータが指定のトリガ条件に一致したことを判定する
トリガ条件判定部、４０は共通バス１００上の指定のト
リガ条件に一致したデータを書き込むアドレスを発生す
るトレースポインタ用カウンタ、５０はトレースデータ
を取り出し各種処理を実行するＣＰＵ、７０はトレース
ポインタ用カウンタ４０の発生するアドレスを書き込ん
でおくトレースポインタ用レジスタである。
す。図中の１００はマルチプロセッサシステムの図示省
略のＣＰＵを接続する共通バス、１０はトレースデータ
を書き込むトレース用ＲＡＭ、２０は共通バス１００上
のデータが指定のトリガ条件に一致したことを判定する
トリガ条件判定部、４０は共通バス１００上の指定のト
リガ条件に一致したデータを書き込むアドレスを発生す
るトレースポインタ用カウンタ、５０はトレースデータ
を取り出し各種処理を実行するＣＰＵ、７０はトレース
ポインタ用カウンタ４０の発生するアドレスを書き込ん
でおくトレースポインタ用レジスタである。
【０００９】この構成において、トリガ条件判定部２０
は共通バス１００上のデータを常時監視しており、デー
タが指定のトリガ条件、例えば、指定のＩ／Ｏの正常性
を調べたい場合には、共通バス１００上のデータのう
ち、指定のＩ／Ｏのアドレスを指示するデータをトレー
スマーキングデータとしてトレース用ＲＡＭ１０に収集
する。
は共通バス１００上のデータを常時監視しており、デー
タが指定のトリガ条件、例えば、指定のＩ／Ｏの正常性
を調べたい場合には、共通バス１００上のデータのう
ち、指定のＩ／Ｏのアドレスを指示するデータをトレー
スマーキングデータとしてトレース用ＲＡＭ１０に収集
する。
【００１０】ＣＰＵ５０はトレースポインタ用レジスタ
７０をポーリングして、その内容をチェックし、トレー
スポインタ用レジスタ７０のポインタ値がアップし、新
しいデータがトレース用ＲＡＭ１０取り込まれたとき、
ＣＰＵ５０はトレース用ＲＡＭ１０のデータを読み出し
データ解析を行うようにしている。
７０をポーリングして、その内容をチェックし、トレー
スポインタ用レジスタ７０のポインタ値がアップし、新
しいデータがトレース用ＲＡＭ１０取り込まれたとき、
ＣＰＵ５０はトレース用ＲＡＭ１０のデータを読み出し
データ解析を行うようにしている。
【００１１】
【発明が解決しようとする課題】上述の従来例において
は、トレースポインタ用レジスタ７０の内容をＣＰＵ５
０からチェックすることにより、新しいデータが取り込
まれたか否かを判定している。
は、トレースポインタ用レジスタ７０の内容をＣＰＵ５
０からチェックすることにより、新しいデータが取り込
まれたか否かを判定している。
【００１２】したがって、トレースポインタ用レジスタ
７０はトレースポインタ用カウンタ４０の全ビットが見
れるようにしておくことが必要であり、トレース用ＲＡ
Ｍ１０の容量が大きくなると、トレースポインタ用カウ
ンタ４０のビット数も多くなるので、トレースポインタ
用レジスタ７０を構成するための集積回路等の部品の数
も増加してしまう。
７０はトレースポインタ用カウンタ４０の全ビットが見
れるようにしておくことが必要であり、トレース用ＲＡ
Ｍ１０の容量が大きくなると、トレースポインタ用カウ
ンタ４０のビット数も多くなるので、トレースポインタ
用レジスタ７０を構成するための集積回路等の部品の数
も増加してしまう。
【００１３】また、ＣＰＵ５０の動作とトレースポイン
タ用カウンタ４０の動作は同期していないので、ＣＰＵ
５０がトレースポインタ用レジスタ７０をリード中にト
レースポインタ用カウンタ４０がカウントアップし、ト
レースポインタ用レジスタ７０の値が変化することがあ
り、トレースポインタ用レジスタ７０の値を正しく読み
出せない場合があるので、ＣＰＵ５０で２度読みして比
較チェックする処理が必要となる。
タ用カウンタ４０の動作は同期していないので、ＣＰＵ
５０がトレースポインタ用レジスタ７０をリード中にト
レースポインタ用カウンタ４０がカウントアップし、ト
レースポインタ用レジスタ７０の値が変化することがあ
り、トレースポインタ用レジスタ７０の値を正しく読み
出せない場合があるので、ＣＰＵ５０で２度読みして比
較チェックする処理が必要となる。
【００１４】本発明は共通バス上のデータが指定のトリ
ガ条件に一致し、そのデータをトレース用ＲＡＭに書き
込むとき、トリガ条件に一致し有効なデータが書き込ま
れていることを、トレース用ＲＡＭの空きビットに書き
込んでおき、そのビットをチェックすることにより有効
データが書き込まれているか否かを判定する構成が簡単
な共通バスのトレースマーキング回路を実現しようとす
る。
ガ条件に一致し、そのデータをトレース用ＲＡＭに書き
込むとき、トリガ条件に一致し有効なデータが書き込ま
れていることを、トレース用ＲＡＭの空きビットに書き
込んでおき、そのビットをチェックすることにより有効
データが書き込まれているか否かを判定する構成が簡単
な共通バスのトレースマーキング回路を実現しようとす
る。
【００１５】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００は複数のプロセ
ッサより構成されるマルチプロセッサシステムの共通バ
スであり、１０は所定のトリガ条件に一致した共通バス
１００のデータを書き込むトレース用ＲＡＭであり、２
０は共通バス１００のデータが所定のトリガ条件に一致
したか否かを判定するトリガ条件判定部であり、３０は
トリガ条件判定部２０により共通バス１００のデータが
トリガ条件に一致したと判定したときに、トレース用ラ
ンダムアクセスメモリ１０に書き込んだデータが有効デ
ータであることを表示する「１」レベルの信号を発生す
る有効データ表示発生部である。
明するブロック図である。図中の１００は複数のプロセ
ッサより構成されるマルチプロセッサシステムの共通バ
スであり、１０は所定のトリガ条件に一致した共通バス
１００のデータを書き込むトレース用ＲＡＭであり、２
０は共通バス１００のデータが所定のトリガ条件に一致
したか否かを判定するトリガ条件判定部であり、３０は
トリガ条件判定部２０により共通バス１００のデータが
トリガ条件に一致したと判定したときに、トレース用ラ
ンダムアクセスメモリ１０に書き込んだデータが有効デ
ータであることを表示する「１」レベルの信号を発生す
る有効データ表示発生部である。
【００１６】また、４０はトレース用ＲＡＭ１０のデー
タの書き込みアドレスを発生するトレースポインタ用カ
ウンタであり、５０はトレース用ＲＡＭ１０に書き込ん
だデータを読み出し処理を行う処理装置であり、トリガ
条件判定部２０により共通バス１００上のデータが所定
のトリガ条件に一致したとを判定した場合、有効データ
表示発生部３０で「１」レベルの信号を出力し、トレー
ス用ＲＡＭ１０に共通バス１００のデータを書き込むと
同時に、同一アドレスの空きビットに「１」レベルのデ
ータを書き込む。
タの書き込みアドレスを発生するトレースポインタ用カ
ウンタであり、５０はトレース用ＲＡＭ１０に書き込ん
だデータを読み出し処理を行う処理装置であり、トリガ
条件判定部２０により共通バス１００上のデータが所定
のトリガ条件に一致したとを判定した場合、有効データ
表示発生部３０で「１」レベルの信号を出力し、トレー
ス用ＲＡＭ１０に共通バス１００のデータを書き込むと
同時に、同一アドレスの空きビットに「１」レベルのデ
ータを書き込む。
【００１７】
【作用】トリガ条件判定部２０で共通バス１００上のデ
ータを常時監視し、予め定めてある所定のトリガ条件に
一致したとき書き込み信号（図中ＷＲＩＴＥと示す）を
出力するとともに、有効データ表示発生部３０を起動し
トリガ条件に一致したことを示す「１」レベルの信号を
発生する。
ータを常時監視し、予め定めてある所定のトリガ条件に
一致したとき書き込み信号（図中ＷＲＩＴＥと示す）を
出力するとともに、有効データ表示発生部３０を起動し
トリガ条件に一致したことを示す「１」レベルの信号を
発生する。
【００１８】書き込み信号によりトレースポインタ用カ
ウンタ４０の発生するトレースＲＡＭ１０のアドレスに
共通パス１００上のデータを書き込むとともに、同じア
ドレスの空きビットに有効データ表示発生部３０の発生
する「１」レベルの信号を書き込む。このときトレース
ポインタ用カウンタ４０にクロック信号（図中ＣＬＫと
示す）が入力されるので、カウント値がアップし、次に
情報を取り込むときのアドレスを発生する。
ウンタ４０の発生するトレースＲＡＭ１０のアドレスに
共通パス１００上のデータを書き込むとともに、同じア
ドレスの空きビットに有効データ表示発生部３０の発生
する「１」レベルの信号を書き込む。このときトレース
ポインタ用カウンタ４０にクロック信号（図中ＣＬＫと
示す）が入力されるので、カウント値がアップし、次に
情報を取り込むときのアドレスを発生する。
【００１９】ＣＰＵ５０はトレースＲＡＭ１０の空きビ
ットをサーチし「１」が書き込まれていれば、トリガ条
件に一致した有効なデータが書き込まれていると判断
し、そのデータを読み出し処理を行う。
ットをサーチし「１」が書き込まれていれば、トリガ条
件に一致した有効なデータが書き込まれていると判断
し、そのデータを読み出し処理を行う。
【００２０】
【実施例】図２は本発明の実施例を説明するブロック図
である。図中の１００はマルチプロセッサシステムの図
示省略のプロセッサを接続する共通バス、１０はトレー
ス用ＲＡＭ、２０は共通バス１００のデータが指定のト
リガ条件に一致したことを判定するトリガ条件判定部、
Ｒは有効データ表示発生部３０としての抵抗であり、＋
５Ｖにプルアップしている。
である。図中の１００はマルチプロセッサシステムの図
示省略のプロセッサを接続する共通バス、１０はトレー
ス用ＲＡＭ、２０は共通バス１００のデータが指定のト
リガ条件に一致したことを判定するトリガ条件判定部、
Ｒは有効データ表示発生部３０としての抵抗であり、＋
５Ｖにプルアップしている。
【００２１】また、４０は共通バス１００の指定のトリ
ガ条件に一致したデータを書き込むアドレスを発生する
トレースポインタ用カウンタ、５０はトレースデータを
取り出し各種処理を実行するＣＰＵ、Ｂ１〜Ｂ４はバッ
ファである。
ガ条件に一致したデータを書き込むアドレスを発生する
トレースポインタ用カウンタ、５０はトレースデータを
取り出し各種処理を実行するＣＰＵ、Ｂ１〜Ｂ４はバッ
ファである。
【００２２】トリガ条件判定部２０は共通バス１００の
データを監視し、トリガ条件に一致したとき書込み信号
を発生し、そのデータをトレース用ＲＡＭ１０のＤ０〜
Ｄ６ビットに書き込む。このとき同時に同じアドレスの
空きビットであるＤ７ビットに「１」が書き込まれる。
データを監視し、トリガ条件に一致したとき書込み信号
を発生し、そのデータをトレース用ＲＡＭ１０のＤ０〜
Ｄ６ビットに書き込む。このとき同時に同じアドレスの
空きビットであるＤ７ビットに「１」が書き込まれる。
【００２３】また、トレースポインタ用カウンタ４０に
はクロック信号が入力され、カウントアップし次のデー
タの書き込みアドレスを示す。ＣＰＵ５０はトレースＲ
ＡＭ１０をサーチし、空きビットのＤ７ビットに「１」
が立っているポインタの情報はトリガ条件に一致した有
効データとして処理し、処理後は空きビットのＤ７ビッ
トに「０」を書き込み処理済を示す。
はクロック信号が入力され、カウントアップし次のデー
タの書き込みアドレスを示す。ＣＰＵ５０はトレースＲ
ＡＭ１０をサーチし、空きビットのＤ７ビットに「１」
が立っているポインタの情報はトリガ条件に一致した有
効データとして処理し、処理後は空きビットのＤ７ビッ
トに「０」を書き込み処理済を示す。
【００２４】このようにして、空きビットのＤ７に
「０」が入っているポインタのデータは無効或いは処理
済のものと判断することができる。図３は本発明のその
他の実施例を説明するブロック図（１）を示す。図３は
図２の構成において、トリガ条件発生部４０がトリガ条
件に合致したことを検出したときに出力する「１」を有
効データを表示する信号としてトレース用ＲＡＭ１０の
空きビットのＤ７に書き込むように構成したものであ
る。
「０」が入っているポインタのデータは無効或いは処理
済のものと判断することができる。図３は本発明のその
他の実施例を説明するブロック図（１）を示す。図３は
図２の構成において、トリガ条件発生部４０がトリガ条
件に合致したことを検出したときに出力する「１」を有
効データを表示する信号としてトレース用ＲＡＭ１０の
空きビットのＤ７に書き込むように構成したものであ
る。
【００２５】共通バス１００上のトリガ条件に一致した
データをトレース用ＲＡＭ１０に書き込む動作、ＣＰＵ
５０からのサーチ等の処理は図２の実施例と同じであ
る。図４は本発明のその他の実施例を説明するブロック
図（２）を示す。図４は図２の構成において、フリップ
フロップ回路（以下ＦＦ回路と称する）６０を設けた構
成としている。
データをトレース用ＲＡＭ１０に書き込む動作、ＣＰＵ
５０からのサーチ等の処理は図２の実施例と同じであ
る。図４は本発明のその他の実施例を説明するブロック
図（２）を示す。図４は図２の構成において、フリップ
フロップ回路（以下ＦＦ回路と称する）６０を設けた構
成としている。
【００２６】図４においては、空きビットをＤ６、Ｄ７
の２ビットとし、Ｄ７ビットは抵抗Ｒをとおしてプルア
ップしておき、Ｄ６にはトレースポインタ用カウンタ４
０が１周するごとに反転する信号を入力する。
の２ビットとし、Ｄ７ビットは抵抗Ｒをとおしてプルア
ップしておき、Ｄ６にはトレースポインタ用カウンタ４
０が１周するごとに反転する信号を入力する。
【００２７】ＦＦ回路６０の入力端子Ｄは反転出力端子
×Ｑに接続してあり、トレースポインタ用カウンタ４０
が１周するごと出力するＣｏｕｎｔ Ｕｐ信号が入力す
るごとに反転動作を行う。
×Ｑに接続してあり、トレースポインタ用カウンタ４０
が１周するごと出力するＣｏｕｎｔ Ｕｐ信号が入力す
るごとに反転動作を行う。
【００２８】このように構成することにより、トレース
ＲＡＭ１０をサイクリックに使用するとき、Ｄ７ビット
に「１」が立っていると、そのポインタの示すアドレス
には有効データが書き込まれていると判断し、Ｄ６ビッ
トに「０」が書き込まれていると初回の書き込みデー
タ、Ｄ６ビットに「１」が書き込まれていると上書きさ
れたデータと判断しデータの処理を行う。
ＲＡＭ１０をサイクリックに使用するとき、Ｄ７ビット
に「１」が立っていると、そのポインタの示すアドレス
には有効データが書き込まれていると判断し、Ｄ６ビッ
トに「０」が書き込まれていると初回の書き込みデー
タ、Ｄ６ビットに「１」が書き込まれていると上書きさ
れたデータと判断しデータの処理を行う。
【００２９】
【発明の効果】本発明によれば、トレース用ＲＡＭの空
きビットに共通バス上のデータが指定のトレース条件に
一致したことを示すデータを書き込んでおき、ＣＰＵか
らサーチするとき空きビットのデータをチェックするこ
とにより、有効データが書き込まれているか否かを判断
することができるので、ハードウエア構成が簡単とな
り、従来必要であったＣＰＵからの２度読みも必要でな
くなり処理が簡単となる。
きビットに共通バス上のデータが指定のトレース条件に
一致したことを示すデータを書き込んでおき、ＣＰＵか
らサーチするとき空きビットのデータをチェックするこ
とにより、有効データが書き込まれているか否かを判断
することができるので、ハードウエア構成が簡単とな
り、従来必要であったＣＰＵからの２度読みも必要でな
くなり処理が簡単となる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明するブロック図
【図３】 本発明のその他の実施例を説明するブロック
図（１）
図（１）
【図４】 本発明のその他の実施例を説明するブロック
図（２）
図（２）
【図５】 マルチプロセッサシステムの一例を説明する
図
図
【図６】 従来例を説明するブロック図
１００ 共通バス １０ トレース用ＲＡＭ ２０ トリガ条件判定部 ３０ 有効データ表示発生部 ４０ トレースポインタ用カウンタ ５０〜５ｎ ＣＰＵ ６０ ＦＦ回路 ７０ トレースポインタ用レジスタ ８０ メモリ ９０ インタフェース Ｂ１〜Ｂ４ バッファ Ｒ 抵抗 １ 上位制御装置 ２ 制御装置 ３ 移動機
Claims (2)
- 【請求項１】 複数のプロセッサより構成されるマルチ
プロセッサシステムの共通バス（１００）上のデータの
うち、所定のトリガ条件に一致したデータを収集するト
レースマーキング回路であって、 所定のトリガ条件に一致した前記共通バス（１００）の
データを書き込むトレース用ランダムアクセスメモリ
（１０）と、 前記共通バス（１００）のデータが所定のトリガ条件に
一致したか否かを判定するトリガ条件判定部（２０）
と、 前記トリガ条件判定部（２０）により、前記共通バス
（１００）のデータがトリガ条件に一致したと判定した
ときに、前記トレース用ランダムアクセスメモリ（１
０）に書き込んだデータが有効データであることを表示
する「１」レベルの信号を発生する有効データ表示発生
部（３０）と、 前記トレース用ランダムアクセスメモリ（１０）のデー
タの書き込みアドレスを発生するトレースポインタ用カ
ウンタ（４０）と、 前記トレース用ランダムアクセスメモリ（１０）の書き
込んだデータを読み出し処理を行う処理装置（５０）を
備え、 前記トリガ条件判定部（２０）により、前記共通バス
（１００）上のデータが所定のトリガ条件に一致したと
を判定した場合、前記有効データ表示発生部（３０）で
「１」レベルの信号を出力し、前記トレース用ランダム
アクセスメモリ（１０）に前記共通バス（１００）のデ
ータを書き込むと同時に、同一アドレスの空きビットに
「１」レベルのデータを書き込むことを特徴とする共通
バスのトレースマーキング回路。 - 【請求項２】 前項記載の共通バスのトレースマーキン
グ回路において、 前記トレース用ランダムアクセスメモリ（１０）をサイ
クリックに使用することを示す信号を出力するフリップ
フロップ回路（６０）を設け、 前記トレース用ランダムアクセスメモリ（１０）に前記
共通バス（１００）のデータを書き込むと同時に、同一
アドレスの第１の空きビットに前記有効データ表示発生
部（３０）で出力する「１」レベルの信号を書き込むと
ともに、同一アドレスの第２の空きビットに前記フリッ
プフロップ回路（６０）が発生する初回書き込みデータ
を示す「０」、または上書きデータを示す「１」を書き
込むことを特徴とする請求項１記載の共通バスのトレー
スマーキング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4262612A JPH06119258A (ja) | 1992-10-01 | 1992-10-01 | 共通バスのトレースマーキング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4262612A JPH06119258A (ja) | 1992-10-01 | 1992-10-01 | 共通バスのトレースマーキング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119258A true JPH06119258A (ja) | 1994-04-28 |
Family
ID=17378212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4262612A Withdrawn JPH06119258A (ja) | 1992-10-01 | 1992-10-01 | 共通バスのトレースマーキング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
-
1992
- 1992-10-01 JP JP4262612A patent/JPH06119258A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
| US7299393B2 (en) | 2002-06-21 | 2007-11-20 | Samsung Electronics Co., Ltd. | Microprocessor with trace module |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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