JP2001306411A - 情報処理装置及び情報処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 システム規模に合った容量のパリティビット
分のビット幅を有さない汎用メモリを使用しても確実な
パリティ・チェックを行なうことが出来る情報処理装置
を提供する。 【解決手段】 メモリ制御部３０は、ＣＰＵ１０の１ラ
イトサイクルで２回メモリ２０をアクセスし、１度目で
ＣＰＵ１０よりの書き込みデータを第１のアドレスに書
き込むと同時にパリティビットを生成し、２度目で第２
のアドレスに生成したパリティビットを書き込む。ＣＰ
Ｕ１０の１リードサイクルで２回メモリをリードし、１
度目に第２のアドレスを発生させてこのときのリードデ
ータはラッチしておき、２度目に第１のアドレスを発生
させてこのときのリードデータとラッチしておいたデー
タと合わせてパリティ・チェックを行ない、異常があれ
ばＣＰＵ１０に割り込みを発生させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定のデータビッ
ト幅のバスを介してデータの授受を行なう情報処理装置
及び情報処理方法に関し、例えばバスを構成するデータ
ビットにパリティビットを有さない情報処理装置及び情
報処理方法に関し、バスにパリティビットを有する外部
とのデータ転送の信頼性を要求されるためにパリティ・
チェックを行なうシステムを、パリティビット付きの専
用メモリは使用せず、汎用のメモリによって実現する情
報処理装置及び情報処理方法に関するものである。

【０００２】

【従来の技術】従来から、マイクロプロセッサ・システ
ムを含む情報処理システムにおいては、そのデータバス
上のデータの真偽の監視のため、パリティ・チェックと
いう手法を行っている。

【０００３】例えば処理データ幅をｎビットとした場合
に、データバス等を（ｎ＋１）ビットで構成し、その内
の１ビットをパリティビットとして確保しておき、処理
データの内容に従ってパリティビットをセットするかし
ないかを決め、（ｎ＋１）ビットのデータを受け取った
側でこのパリティビットが正しくセットされている場合
には正常データ、正しくセットされた状態でない場合に
はそのデータはエラーデータであるとして取り扱ってい
た。

【０００４】例えば、処理データ（真のデータ）を８ビ
ットとすると、各ビット値が“１”である総和が奇数も
しくは偶数になるように、９番目のパリティビットのデ
ータを付加することでデータの真偽を判定していた。

【０００５】このため、従来のシステムでは、処理対象
のデータ部分のビット幅（真のデータ部）が８ビットで
あれば、合計９ビット巾のパリティビット巾付きのメモ
リを使用して、データのアクセス制御を行ない、データ
の授受を行なわなければならなかった。

【０００６】上記従来のデータのアクセス方法を採用し
ようとするとデータの処理ビット幅を８ビットとする情
報処理装置においては、アクセス単位が９ビットである
メモリを使用する必要がある。

【０００７】

【発明が解決しようとする課題】しかしながら、従来よ
りデータの処理単位が８ビットの装置で使用してきたア
クセス単位が９ビット巾のメモリは、メモリ生産メーカ
側の諸事情により生産中止が決まり、入手不可となるこ
とが予想される事態となり、代替品を探すと高価な大容
量の製品しか選択できない。

【０００８】これではメモリのごく一部しか使用しない
こととなり、大きなエリアのムダ（未使用エリア）とコ
ストアップになるという問題点がある。

【０００９】

【課題を解決するための手段】本発明は上述した課題を
解決することを目的として成されたもので、例えば、授
受されるデータの信頼性を確保すると同時に、システム
規模に合った容量の汎用メモリを使用することが可能な
情報処理装置及び情報処理方法を提供するにある。

【００１０】係る目的を達成する一手段として例えば以
下の構成を備える。

【００１１】即ち、データの処理側よりの１回のメモリ
アクセス要求に対してメモリを２回アクセス可能とし、
所定のデータビット幅のバスを介してデータの授受を行
なう情報処理装置であって、前記メモリへのデータ書込
み要求に対して、１回目のアクセスで書込み要求データ
をメモリの第１のアドレスに書込むとともに書込み要求
データよりパリティチェックビットを生成するデータ書
込み手段と、２回目のアクセスで前記生成したパリティ
チェックビットをメモリの第２のアドレスに書込むチェ
ックビット書込み手段と、１回目のアクセスで前記第２
のアドレスよりパリティチェックビットを読み出すチェ
ックビット読出し手段と、前記メモリへのデータ読出し
要求に対して、２回目のアクセスで前記第１のアドレス
より前記書込み要求データを読出すデータ読出し手段
と、前記データ読出し手段で読み出した書き込み要求デ
ータと前記チェックビット読出し手段で読み出したチェ
ックビットを用いてパリティ・チェックを行なうチェッ
ク結果を報知する報知手段とを備え、前記第１及び第２
のアドレスを前記データの処理側よりの１つのアドレス
データより生成することを特徴とする。

【００１２】又は、データの処理側よりの１回のメモリ
アクセス要求に対してメモリを２回アクセス可能とし、
所定のデータビット幅のバスを介してデータの授受を行
なう情報処理装置であって、前記第１及び第２のアドレ
スを前記データの処理側よりの１つのアドレスデータよ
り生成し、前記メモリへのデータ書込み要求に対して、
１回目のアクセスで書き込み要求データをメモリの第１
のアドレスに書き込むとともに書き込み要求データより
パリティチェックビットを生成し、２回目のアクセスで
前記生成したパリティチェックビットをメモリの第２の
アドレスに書込むとともに、前記メモリへのデータ読出
し要求に対して、１回目のアクセスで前記第２のアドレ
スよりパリティチェックビットを読み出し、２回目のア
クセスで前記第１のアドレスより前記書込み要求データ
を読み出し、前記読み出した書き込み要求データとパリ
ティチェックビットを用いてパリティ・チェックを行な
いパリティチェックエラーのときにチェックエラーを前
記データ処理側に報知する手段を備えることを特徴とす
る。

【００１３】

【作用】以上の構成において、授受されるデータの信頼
性を確保すると同時に、システム規模に合った容量の汎
用メモリを使用することが可能な情報処理装置及び情報
処理方法を提供する。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明に係
る一発明の実施の形態例を詳細に説明する。図１は本発
明に係る一発明の実施の形態例の情報処理装置における
メモリアクセス制御部の構成を示す図である。

【００１５】図１において、１０は本実施の形態例の情
報処理装置全体の制御を司るＣＰＵであり、例えば１チ
ップのマイクロプロセッサＩＣチップで構成することが
できる。又ＣＰＵ１０はメモリ２０のアクセス制御も行
なっている。ＣＰＵ１０における処理データのデータビ
ット幅（メモリアクセス時に一度にメモリにアクセスで
きるデータビット幅）は８ビットの構成となっている。

【００１６】２０は本実施の形態例で使用可能な汎用の
８ビット単位でのデータアクセスが可能なメモリであ
る。また、３０はＣＰＵ１０とメモリ２０間のメモリア
クセスの制御時にメモリ２０のアクセス制御を行なうメ
モリ制御部である。本実施の形態例ではこのメモリアク
セス制御部３０に特徴を有している。

【００１７】また、４０はホストであり、例えば大型コ
ンピュータシステムで構成されており、外部バスを介し
て本実施の形態例システムと接続されている。このホス
ト４０とのデータバスは、パリティビットを有する９ビ
ット（Ｄ０〜Ｄ８）のビット幅を有する並列バスであ
り、ＣＰＵ１０を介さず直接メモリ２０にアクセス可能
に構成されている。

【００１８】より具体的には、ＣＰＵ１０がホスト４０
からのダイレクトメモリアクセス（ＤＭＡ）要求を受け
付けて、アドレス（Ａ）／リード（ＲＤ）／ライト（Ｗ
Ｒ）の各信号を制御する。

【００１９】このときの本実施の形態例のインタフェー
スは、データバス幅が並列８ビット幅のデータバスであ
っても、パリティビットを含む９ビットのデータが扱え
るように構成されている。

【００２０】即ち、本実施の形態例においては、メモリ
２０のアクセス領域を２種類の領域に区分可能に構成さ
れており、第１のアクセス領域はアクセスデータの信頼
性を確保するためにアクセスデータに対してパリティ・
チェックを行なうデータの格納領域、第２の領域はアク
セスデータに対してパリティ・チェックを行なわないデ
ータの格納領域である。

【００２１】アクセスデータに対してパリティ・チェッ
クを行なわないデータの格納領域へのメモリアクセス時
には、メモリ制御部３０はＣＰＵ１０よりのアドレスデ
ータ及びメモリ制御信号／ＲＤ、／ＷＲをそのままメモ
リ２０に供給して通常のメモリアクセスを行なう領域で
ある。

【００２２】アクセスデータに対してパリティ・チェッ
クを行なうデータの格納領域（パリティビット有効エリ
ア）へのメモリアクセス時（ＤＭＡ時も含む）において
は、メモリ制御部３０は、ＣＰＵ１０よりのメモリアク
セス制御信号／ＲＤ、即ち（ＲＤ−）及び／ＷＲ即ち
（ＷＲ−）による１メモリアクセスサイクル中にメモリ
２０へのアドレス信号Ａ０を“Ｈ／Ｌ”（第２のアドレ
ス／第１のアドレス）に切り換えて、そのタイミングに
合わせ、リードサイクルなら／ＲＤの１度のアサートに
対して２回メモリ２０に／ＲＤＭ、即ち（ＲＤＭ−）を
出力して２回アクセスし、ライトサイクルなら／ＷＤの
１度のアサートに対して２回メモリ２０に／ＷＤＭ、即
ち（ＷＤＭ−）を出力して２回アクセスする。

【００２３】ＣＰＵ１０で用いる本実施の形態例のアド
レスバスのアドレスビットはＡ０〜ＡＸであり、ＣＰＵ
１０とのアドレスバスにおけるアドレスビットＡ０〜Ａ
Ｘはメモリ２０のアドレス端子Ａ１〜Ａ（Ｘ＋１）に接
続し、メモリ２０のアドレス端子Ａ０にはメモリ制御部
３０よりのアドレスビットが接続されている。ＣＰＵ１
０で用いるデータバスのデータビットはＤ０〜Ｄ７の８
ビットであり、この８ビットのデータバスはメモリ制御
部３０に接続され、Ｄ１〜Ｄ７の７ビットはメモリ２０
のＤ１〜Ｄ７に接続されており、メモリ制御部３０から
Ｄ０／Ｄ８としてメモリ２０のＤ０に接続されている。

【００２４】メモリ制御部３０にはデータバス及びアド
レスバスが接続されているとともに、ＣＰＵ１０よりの
メモリアクセス制御信号／ＲＤ及び／ＷＲが入力されて
いる。本実施の形態例のメモリ制御部３０からは、メモ
リ用データビットとメモリ２０のアドレスビットＡ０が
接続され、更にメモり２０の制御信号／ＲＤＭ及び／Ｗ
ＤＭが供給されている。

【００２５】また、メモリ２０は直接ホスト側からの外
部バスと接続され、パリティビットＤ８を有するデータ
のアクセスが可能となるように構成されている。

【００２６】次に、メモリ制御部３０の詳細構成を図２
に示す。

【００２７】図２において、３０１はアドレスバスのア
ドレスデータをデコードして、ＣＰＵ１０がアクセスデ
ータに対してパリティ・チェックを行なうデータの格納
領域（パリティビット有効エリア）へのメモリアクセス
したか否かを検出するためのアドレスデコーダである。
３０２はアドレスデコーダ３０１の検出結果に対応して
アドレスビットＡ０の制御を行なうメモリアドレス発生
部である。

【００２８】３０３はメモリタイミング発生部であり、
アドレスデコーダ３０１の検出結果に対応してパリティ
ビット有効エリアへのメモリアクセス時にはＣＰＵ１０
よりのメモリアクセス制御信号／ＲＤ及び／ＷＲよりメ
モリ２０へのアクセス制御信号／ＲＤＭ及び／ＷＲＭを
２度アサートして２回アクセスを行ない、パリティビッ
ト有効エリアへのメモリアクセス時でない場合にはＣＰ
Ｕ１０よりのメモリアクセス制御信号／ＲＤ及び／ＷＲ
と同タイミングでメモリ２０へのアクセス制御信号／Ｒ
ＤＭ及び／ＷＲＭを出力する。

【００２９】３０４はパリティビット有効エリアへのメ
モリアクセス時には２回目のメモリアクセスでメモリ２
０に書き込む（以下「ライト」ともいう。）べきパリテ
ィビットＤ８を生成するパリティビット発生部である。
３０５はパリティビット有効エリアへのメモリリードア
クセス時に、２回目のアクセスで読み出し（以下「リー
ド」ともいう。）て来たデータと１回目のアクセスで読
み出して来たパリティビットＤ８とを比較してパリティ
・チェックを行ない、パリティチェックエラーであれば
ＣＰＵ１０に割込み要求を出してパリティチェックエラ
ーを報知するパリティ・チェック部である。

【００３０】３０６はＤ０／Ｄ８合成部であり、Ｄ０／
Ｄ８合成部３０６はパリティビット有効エリアへのライ
トアクセス時に前記メモリタイミング発生部３０３で生
成された／ＷＲＭ出力のタイミングに合わせて真データ
Ｄ０と発生された、パリティビットＤ８とを切り換え
て、メモリ２０のＤ０への出力信号を生成する。

【００３１】また、３０７はパリティビット判別部、３
０８はパリティビット分離部、３０９、３１０、３１１
はゲートである。上述したメモリタイミング発生部３０
３は、これらのパリティビット判別部３０７、パリティ
ビット分離部３０８、ゲート３０９、３１０、３１１は
メモリタイミング発生部３０３も制御する。

【００３２】パリティビット判別部３０７は、現在のア
クセスがＣＰＵ１０のメモリへの書き込みなのか読み出
しなのか、又は外部から（例えばホストから）のメモリ
への書き込みなのか読み出しなのかを判定し、パリティ
・チェックすべきＤ８を選んでパリティビット分離部３
０８へ送る。

【００３３】また、パリティビット分離部３０８は、パ
リティビット有効エリアへのメモリリードアクセス時に
１回目のアクセスで読み出して来たデータをラッチ（一
時的に保持）し、パリティビットと真データにそれぞれ
分離し、真データをデータバスのＤ０の出力を制御する
ゲート３０９に送るとともに、パリティビットＤ８をパ
リティビット判別部３０７に送る。

【００３４】本実施の形態例においては、以上の構成を
備え、例えば、パリティビット有効エリアへのメモリラ
イト時には、前半部分での１回目の／ＷＲＭ出力時のメ
モリライトタイミングでＣＰＵ１０よりのデータバス上
に出力されているメモリ２０に書き込むべき有効データ
をＤ０／Ｄ８合成部３０６及びゲート３１０を経由して
そのままメモリ２０のアドレスバスＡ０が「０」のＡ１
〜Ａｘで特定されるメモリアドレスに書き込む。

【００３５】同時にパリティビット発生部３０４でこの
データバス上のデータよりこのデータ内容に対応するパ
リティビットを生成してパリティビット判定部３０７に
供給する。パリティビット判定部３０７において、この
供給されたパリティビットがパリティ・チェック部３０
５に送られるべきパリティデータであると判定される
と、このパリティデータはＤ０／Ｄ８合成部３０６に送
られ、後半部分の２回目の／ＷＲＭ出力時のメモリライ
トタイミングでゲート３１０を経由してメモリ２０に供
給され、メモリ２０のアドレスバスＡ０が「１」のＡ１
〜Ａｘで特定されるメモリアドレスに書き込む。

【００３６】これにより、ＣＰＵ１０の一つのメモリラ
イトサイクル期間内に、互いに連続する２つのアドレス
に書き込み制御を行ない、１回目に真データ（実際の処
理データ）を書き込み、２回目にはＤ０／Ｄ８合成部３
０６が真データのメモリ２０への供給を停止し、真デー
タから発生させたパリティビットを書き込むことができ
る。

【００３７】このように制御することにより、ライトサ
イクルでは１度目のアサートで真データを第１のアドレ
スである偶数アドレスに書き込むと同時に、パリティビ
ットを生成し、２度目のアサート時に第２のアドレスで
ある奇数アドレスに生成したパリティビットを書き込む
ことができる。なお、このパリティビットは例えばＤ０
ビットあるいはＤ７ビットを割当てる。しかし、データ
バスのどのビットを割当てても良い。

【００３８】また、リードサイクル時は１度目のアサー
ト時に奇数アドレスを発生させてこのときのリードデー
タはラッチしておき、２度目のアサート時に偶数アドレ
スを発生させてこのときのリードデータとラッチしてお
いたデータと合わせてパリティ・チェックを行ない、異
常があればＣＰＵ１０に割り込みを発生させることがで
きる。

【００３９】以上説明したように本発明によれば、メモ
リ制御部３０は、ＣＰＵ１０の１ライトサイクルで２回
メモリ２０をアクセスし、１度目でＣＰＵ１０よりの書
き込みデータを偶数アドレスに書き込むと同時にパリテ
ィビットを生成し、２度目で奇数アドレスに生成したパ
リティビットを書き込むことができる。

【００４０】また、ＣＰＵ１０の１リードサイクルで２
回メモリをリードし、１度目に奇数アドレスを発生させ
てこのときのリードデータはラッチしておき、２度目に
偶数アドレスを発生させてこのときのリードデータとラ
ッチしておいたデータと合わせてパリティ・チェックを
行ない、異常があればＣＰＵ１０に割り込みを発生させ
ることができる。

【００４１】このため、システム規模に合った容量のパ
リティビット分のビット幅を有さない汎用メモリを使用
しても授受されるデータの信頼性を確保することがで
き、確実なパリティ・チェックを行なうことが出来る情
報処理装置を提供することができる。

【００４２】なお、以上の説明はメモリを制御するのが
ＣＰＵ１０、ホスト４０である場合を説明したが、デー
タを処理する各種Ｉ／Ｏ機器よりのメモリアクセスに対
しても全く同様のメモリ制御を行ない、同様にパリティ
・チェックを行なえることは勿論であり、更に、以上の
説明では、第１のアドレスを偶数アドレス、第２のアド
レスを奇数アドレスとしたが、本発明は以上の例に限定
されるものではなく、例えばＤ０〜Ｄ３を第１のアドレ
ス、Ｄ４〜Ｄ７を第２のアドレスとして設定しても良
く、あらゆるメモリアクセスを行なう情報処理装置に適
用できる。

【００４３】

【発明の効果】以上説明したように本発明によれば、シ
ステム規模に合った容量のパリティビット分のビット幅
を有さない汎用メモリを使用しても確実なパリティ・チ
ェックを行なうことが出来る情報処理装置を提供するこ
とができる。

【００４４】従って、低価格で安定供給の見込める汎用
メモリを使用し、従来と同様の安全性を保持したシステ
ムを組むことができる。

【図面の簡単な説明】

【図１】本発明に係る一発明の実施の形態例のＣＰＵと
メモリアクセス制御部の概略構成を示すブロック図であ
る。

【図２】本実施の形態例のメモリ制御部の詳細構成を示
すブロック図である。

【符号の説明】

１０ ＣＰＵ ２０ メモリ ３０ メモリ制御部 ３０１ アドレスデコーダ ３０２ メモリアドレス発生部 ３０３ メモリタイミング発生部 ３０４ パリティビット発生部 ３０５ パリティ・チェック部 ３０６ Ｄ０／Ｄ８合成部 ３０７ パリティビット判定部 ３０８ パリティビット分離部 ３０９、３１０、３１１ ゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データの処理側よりの１回のメモリアク
   セス要求に対してメモリを２回アクセス可能とし、所定
   のデータビット幅のバスを介してデータの授受を行なう
   情報処理装置であって、 前記メモリへのデータ書込み要求に対して、１回目のア
   クセスで書き込み要求データをメモリの第１のアドレス
   に書き込むとともに書き込み要求データよりパリティチ
   ェックビットを生成するデータ書込み手段と、 ２回目のアクセスで前記生成したパリティチェックビッ
   トをメモリの第２のアドレスに書き込むチェックビット
   書込み手段と、 １回目のアクセスで前記第２のアドレスよりパリティチ
   ェックビットを読み出すチェックビット読出し手段と、 前記メモリへのデータ読出し要求に対して、２回目のア
   クセスで前記第１のアドレスより前記書込み要求データ
   を読出すデータ読出し手段と、 前記データ読出し手段で読み出した書き込み要求データ
   と前記チェックビット読出し手段で読み出したチェック
   ビットを用いてパリティ・チェックを行なうチェック結
   果を報知する報知手段とを備え、 前記第１及び第２のアドレスを前記データの処理側より
   の１つのアドレスデータより生成することを特徴とする
   情報処理装置。
2. 【請求項２】 データの処理側よりの１回のメモリアク
   セス要求に対してメモリを２回アクセス可能とし、所定
   のデータビット幅のバスを介してデータの授受を行なう
   情報処理装置における情報処理方法であって、 前記第１及び第２のアドレスを前記データの処理側より
   の１つのアドレスデータより生成し、 前記メモリへのデータ書込み要求に対して、１回目のア
   クセスで書き込み要求データをメモリの第１のアドレス
   に書き込むとともに書き込み要求データよりパリティチ
   ェックビットを生成し、２回目のアクセスで前記生成し
   たパリティチェックビットをメモリの第２のアドレスに
   書き込むとともに、 前記メモリへのデータ読出し要求に対して、１回目のア
   クセスで前記第２のアドレスよりパリティチェックビッ
   トを読み出し、２回目のアクセスで前記第１のアドレス
   より前記書込み要求データを読み出し、前記読み出した
   書き込み要求データとパリティチェックビットを用いて
   パリティ・チェックを行ないパリティチェックエラーの
   ときにチェックエラーを前記データ処理側に報知するこ
   とを特徴とする情報処理方法。