JPH0481120A - Ｃｍｏｓレベルシフト回路 - Google Patents
Ｃｍｏｓレベルシフト回路Info
- Publication number
- JPH0481120A JPH0481120A JP2195354A JP19535490A JPH0481120A JP H0481120 A JPH0481120 A JP H0481120A JP 2195354 A JP2195354 A JP 2195354A JP 19535490 A JP19535490 A JP 19535490A JP H0481120 A JPH0481120 A JP H0481120A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- type mos
- level shift
- gate
- shift circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＭＯＳレベルシフト回路に関するものであ
る。
る。
従来の技術
以下に従来のＣＭＯＳレベルシフト回路について説明す
る。第２図にレベルシフト回路の従来例を示す。
る。第２図にレベルシフト回路の従来例を示す。
Ｐ型ＭＯ３をドライバとして使用した回路と、第３図に
示すように電源端子と接地間にＮ型ＭＯＳトランジスタ
とＰ型ＭＯＳ トランジスタのトランジスタサイズ比を
変えてスレッシュホールド電圧を下げた回路がある。
示すように電源端子と接地間にＮ型ＭＯＳトランジスタ
とＰ型ＭＯＳ トランジスタのトランジスタサイズ比を
変えてスレッシュホールド電圧を下げた回路がある。
ＣＭＯＳプロセスにおいてはＮ型Ｓｉ基板を用いて、Ｓ
ｉ基板を電源電圧（Ｖ Ｄ、Ｄ ）に設定するため、チ
ップ周辺部にＶＤＤのアルミ配線があり、一般にマスク
設計上、ＶＤＤを基準として行なう。
ｉ基板を電源電圧（Ｖ Ｄ、Ｄ ）に設定するため、チ
ップ周辺部にＶＤＤのアルミ配線があり、一般にマスク
設計上、ＶＤＤを基準として行なう。
また、第３図の回路形式は素子数が少ないという利点は
あるが、常に貫通電流が流れてしまうため、集積回路と
して使用したときの消費電流を増やす結果となる。
あるが、常に貫通電流が流れてしまうため、集積回路と
して使用したときの消費電流を増やす結果となる。
発明が解決しようとする課題
一方、Ｐ型Ｓｉ基板を用いてＳｉのＮ層をエピタキシャ
ル成長させたウェハ上にＣＭＯ３回路を形成する場合、
８１基板は接地（ＧＮＤ）であり、チップ周辺部にＧＮ
Ｄのアルミ配線があるためＳｉ基板を基準にできず、ま
た、マスク設計上Ｐ型ＭＯ３トランジスタをドライバと
して用いているため、面積的に大きくなり、また高速性
に劣るという欠点を有していた。
ル成長させたウェハ上にＣＭＯ３回路を形成する場合、
８１基板は接地（ＧＮＤ）であり、チップ周辺部にＧＮ
Ｄのアルミ配線があるためＳｉ基板を基準にできず、ま
た、マスク設計上Ｐ型ＭＯ３トランジスタをドライバと
して用いているため、面積的に大きくなり、また高速性
に劣るという欠点を有していた。
本発明は上記従来の問題点を解決するもので、低消費電
流で且つ８１基板を基準にしたＣＭＯＳレベルシフト回
路の提供を目的とするものである。
流で且つ８１基板を基準にしたＣＭＯＳレベルシフト回
路の提供を目的とするものである。
課題を解決するための手段
本発明は電源端子と接地間に各一対のＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタの直列接続を有し、Ｓ
ｉ基板を基準として動作させるため低電圧部から位相の
反転した２つの信号を高電圧部の前記Ｎ型ＭＯＳトラン
ジスタの各ゲートに入力し、且つこのＮ型ＭＯＳトラン
ジスタのトランジスタサイズをＰ型ＭＯＳトランジスタ
より太きくした構成のＣＭＯＳレベルシフト回路である
。
ジスタとＮ型ＭＯＳトランジスタの直列接続を有し、Ｓ
ｉ基板を基準として動作させるため低電圧部から位相の
反転した２つの信号を高電圧部の前記Ｎ型ＭＯＳトラン
ジスタの各ゲートに入力し、且つこのＮ型ＭＯＳトラン
ジスタのトランジスタサイズをＰ型ＭＯＳトランジスタ
より太きくした構成のＣＭＯＳレベルシフト回路である
。
従って、スレッシュホールド電圧を１、・′２・ＶＤＤ
より下げることにより、低電圧入力においても確実にＮ
型ＭＯＳトランジスタを導通、非導通にてき、また、貫
通電流を少なくするために、２個のＰ型ＭＯＳトランジ
スタの一方のゲートを他方のドレインに接続する構成を
有するため入力レベルに関係なくＮ型ＭＯＳトランジス
タの導通、非導通のみにより確実にＰ型ＭＯＳトランジ
スタをカットオフさせるものである。
より下げることにより、低電圧入力においても確実にＮ
型ＭＯＳトランジスタを導通、非導通にてき、また、貫
通電流を少なくするために、２個のＰ型ＭＯＳトランジ
スタの一方のゲートを他方のドレインに接続する構成を
有するため入力レベルに関係なくＮ型ＭＯＳトランジス
タの導通、非導通のみにより確実にＰ型ＭＯＳトランジ
スタをカットオフさせるものである。
作用
本発明によると、Ｐ型Ｓｉ基板を用いた場合、容易にＧ
ＮＤ （基板）を基準にでき、これにより素子面積も小
さく、高速性に優れたＣＭＯＳレベルシフト回路を作成
できる。
ＮＤ （基板）を基準にでき、これにより素子面積も小
さく、高速性に優れたＣＭＯＳレベルシフト回路を作成
できる。
実施例
以下本発明の実施例を図面に基づき詳細に説明する。
第１図に本発明の一実施例を示す。図においてインバー
タ１０．１１は低電圧で動作する。その出力をＮ型ＭＯ
Ｓトランジスタ１４．１５の各ゲートにそれぞれ接続す
る。Ｎ型ＭＯＳトランジスタ１．４．１５のドレインを
Ｐ型ＭＯＳトランジスタ１３，１２の各ゲートに入力接
続する。
タ１０．１１は低電圧で動作する。その出力をＮ型ＭＯ
Ｓトランジスタ１４．１５の各ゲートにそれぞれ接続す
る。Ｎ型ＭＯＳトランジスタ１．４．１５のドレインを
Ｐ型ＭＯＳトランジスタ１３，１２の各ゲートに入力接
続する。
上記のように構成されたＣＭＯＳレベルシフト回路につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
まず、低電圧で動作しているインバータ１０゜１１より
互いに位相の反転した２つの信号を、高電圧動作のＮ型
ＭＯＳトランジスタ１４．１５の各ゲートにそれぞれ入
力する。Ｎ型ＭＯＳトランジスタ１４．１５はＰ型ＭＯ
Ｓトランジスタ１２゜１３に比べてトランジスタサイズ
を２倍程度太き（し、スレッシュホールド電圧を１／２
・ＶＤＤより下げることにより、低電圧入力でもＮ型Ｍ
ＯＳトランジスタ１４，１５は、一方が導通、他方が非
導通状態とすることができる。この導通したＮ型ＭＯＳ
トランジスタのドレインは非導通状態のＮ型ＭＯＳトラ
ンジスタのドレインとドレインを共通としているＰ型Ｍ
ＯＳトランジスタのゲートに接続されていることからＰ
型ＭＯｓトランジスタへの入力レベルはＧＮＤであり確
実に導通する。従って、導通状態のＮ型ＭＯＳトランジ
スタのドレインとトレインを共通としているＰ型ＭＯＳ
トランジスタのゲートへの入力レベルはＶＤＤであり確
実に非導通となるため貫通電流がほとんど流れることは
ない。
互いに位相の反転した２つの信号を、高電圧動作のＮ型
ＭＯＳトランジスタ１４．１５の各ゲートにそれぞれ入
力する。Ｎ型ＭＯＳトランジスタ１４．１５はＰ型ＭＯ
Ｓトランジスタ１２゜１３に比べてトランジスタサイズ
を２倍程度太き（し、スレッシュホールド電圧を１／２
・ＶＤＤより下げることにより、低電圧入力でもＮ型Ｍ
ＯＳトランジスタ１４，１５は、一方が導通、他方が非
導通状態とすることができる。この導通したＮ型ＭＯＳ
トランジスタのドレインは非導通状態のＮ型ＭＯＳトラ
ンジスタのドレインとドレインを共通としているＰ型Ｍ
ＯＳトランジスタのゲートに接続されていることからＰ
型ＭＯｓトランジスタへの入力レベルはＧＮＤであり確
実に導通する。従って、導通状態のＮ型ＭＯＳトランジ
スタのドレインとトレインを共通としているＰ型ＭＯＳ
トランジスタのゲートへの入力レベルはＶＤＤであり確
実に非導通となるため貫通電流がほとんど流れることは
ない。
発明の効果
本発明は、ＧＮＤ （基板〉を基準にでき、ドライバに
Ｎ型ＭＯＳトランジスタを用いることにより素子面積も
小さくでき、また高速性にも優れ、バイポーラ素子との
接続にも有利となる利点を有する。
Ｎ型ＭＯＳトランジスタを用いることにより素子面積も
小さくでき、また高速性にも優れ、バイポーラ素子との
接続にも有利となる利点を有する。
第１図は本発明のＣＭＯＳレベルシフト回路、第２図、
第３図はＣＭＯＳレベルシフト回路の従来例である。 １０．１１・・・・・・インバータ、１２．１３・・・
・・・Ｐ型ＭＯＳトランジスタ、１４ 、１５・旧−・
Ｎ型ＭＯＳトランジスタ、■・・・・・・入力端子、０
・・・・・・出力端子。
第３図はＣＭＯＳレベルシフト回路の従来例である。 １０．１１・・・・・・インバータ、１２．１３・・・
・・・Ｐ型ＭＯＳトランジスタ、１４ 、１５・旧−・
Ｎ型ＭＯＳトランジスタ、■・・・・・・入力端子、０
・・・・・・出力端子。
Claims (1)
- 電源と接地との間にＰ型ＭＯＳトランジスタとＮ型ＭＯ
Ｓトラジスタとを直列接続した構成を並列に一対で有し
、二段接続したインバータの各段の出力を、前記並列電
路中の各Ｎ型ＭＯＳトランジスタの各ゲートに接続し、
同Ｎ型ＭＯＳトランジスタの各ドレインと前記並列電路
中の各Ｐ型ＭＯＳトランジスタの各ゲートとを互いに交
差接続し、且つ前記並列電路のうちの一方のＮ型ＭＯＳ
トランジスタのドレインにインバータ１６を接続し、且
つ前記各Ｎ型ＭＯＳトランジスタのサイズを前記各Ｐ型
ＭＯＳトランジスタサイズに比して大きくしたことを特
徴とするＣＭＯＳレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195354A JPH0481120A (ja) | 1990-07-23 | 1990-07-23 | Ｃｍｏｓレベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195354A JPH0481120A (ja) | 1990-07-23 | 1990-07-23 | Ｃｍｏｓレベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481120A true JPH0481120A (ja) | 1992-03-13 |
Family
ID=16339778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195354A Pending JPH0481120A (ja) | 1990-07-23 | 1990-07-23 | Ｃｍｏｓレベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481120A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19526564C2 (de) * | 1994-07-20 | 2001-06-28 | Micron Technology Inc | CMOS-Treiberschaltkreis zum Tief-Hoch-Spannungsansteuern kapazitiver Lasten |
| US8854348B2 (en) | 2009-10-15 | 2014-10-07 | Samsung Electronics Co., Ltd. | Negative level shifters |
-
1990
- 1990-07-23 JP JP2195354A patent/JPH0481120A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19526564C2 (de) * | 1994-07-20 | 2001-06-28 | Micron Technology Inc | CMOS-Treiberschaltkreis zum Tief-Hoch-Spannungsansteuern kapazitiver Lasten |
| US8854348B2 (en) | 2009-10-15 | 2014-10-07 | Samsung Electronics Co., Ltd. | Negative level shifters |
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