JPH0481009A - 圧電発振回路 - Google Patents
圧電発振回路Info
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- JPH0481009A JPH0481009A JP19273390A JP19273390A JPH0481009A JP H0481009 A JPH0481009 A JP H0481009A JP 19273390 A JP19273390 A JP 19273390A JP 19273390 A JP19273390 A JP 19273390A JP H0481009 A JPH0481009 A JP H0481009A
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- 230000010355 oscillation Effects 0.000 title claims abstract description 130
- 239000000872 buffer Substances 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 9
- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、圧電発振回路の回路構成に関するものである
。
。
第７図は、従来の基本的な圧電発振回路を示す回路図で
、第８図は、第７図の回路の動作を説明するタイミング
図である。
、第８図は、第７図の回路の動作を説明するタイミング
図である。
圧電振動子１、”発振インバニタ−２、帰還抵抗３、負
荷容゛量４とから発振部が構成される。５は、発振部か
らの発振信号を増幅する出力バッファである０発振部の
発振信号出力は、正弦波に近く、又、発振ループの一部
である為、−射的には、駆動能力の大きい出力ハッフＴ
が用いられる。
荷容゛量４とから発振部が構成される。５は、発振部か
らの発振信号を増幅する出力バッファである０発振部の
発振信号出力は、正弦波に近く、又、発振ループの一部
である為、−射的には、駆動能力の大きい出力ハッフＴ
が用いられる。
この様に構成した発振回路において、電源投入後の動作
は、第８図に示すとおり、発振インバター２の入力側で
あるゲートは最初微小振幅で、徐々に振幅が大きくなっ
ていく。出力側であるドレインは、ゲート信号の反転増
幅された信号である。そして、 ドレイン側の発振信号
が、出力バッファ５によりさらに反転増幅され出力され
る。
は、第８図に示すとおり、発振インバター２の入力側で
あるゲートは最初微小振幅で、徐々に振幅が大きくなっ
ていく。出力側であるドレインは、ゲート信号の反転増
幅された信号である。そして、 ドレイン側の発振信号
が、出力バッファ５によりさらに反転増幅され出力され
る。
しかし前述した従来の圧電発振回路は、次の様な欠点を
有している。
有している。
圧電発振回路に対して、電源が投入される時、突入電流
による電源リプル、出力バッファのロジックが不定であ
る為に生じるショート電流による電源リプルによる電源
ノイズが微小信号で動作する発振インバーター２のゲー
ト側にのり、圧電振動子による発振以外の発振である異
常発振が生じる。又、発振インバーター２のゲート側と
、出力バッファ５の出力側が、電源ラインを介しての結
合あるいは、空間を介しての静電結合又は磁気結合によ
り発振ループを形成し圧電発振以外の帰還発振（異常発
振）を生じる。この現象は、圧電振動子の振動起動時間
より、発振インバーターから出力バッファまでの増幅回
路による帰還発振の方が振動起動時間が短い事も一因と
なっている。つまり圧電振動子による発振振幅が大きく
ならないうち（発振が成長しないうち）に微小なノイズ
が発振の種となって増幅回路による発振ループが増幅し
てしまい結局圧電振動子による発振以外の発振（異常発
振）が支配的になってしまう。さらに、この現象は、発
振インバーター、出力バッファ等増幅回路が１チツプの
ＩＣに集積化されている近年、発生しやすくなっている
。これは、ＩＣ化されると電源ラインが近づき、又発振
インバータの入力側と出力バッファの出力側が近づき入
力出力間のアイソレーションが十分に施す事ができず、
発振ループを形成しやすくなっている為である。
による電源リプル、出力バッファのロジックが不定であ
る為に生じるショート電流による電源リプルによる電源
ノイズが微小信号で動作する発振インバーター２のゲー
ト側にのり、圧電振動子による発振以外の発振である異
常発振が生じる。又、発振インバーター２のゲート側と
、出力バッファ５の出力側が、電源ラインを介しての結
合あるいは、空間を介しての静電結合又は磁気結合によ
り発振ループを形成し圧電発振以外の帰還発振（異常発
振）を生じる。この現象は、圧電振動子の振動起動時間
より、発振インバーターから出力バッファまでの増幅回
路による帰還発振の方が振動起動時間が短い事も一因と
なっている。つまり圧電振動子による発振振幅が大きく
ならないうち（発振が成長しないうち）に微小なノイズ
が発振の種となって増幅回路による発振ループが増幅し
てしまい結局圧電振動子による発振以外の発振（異常発
振）が支配的になってしまう。さらに、この現象は、発
振インバーター、出力バッファ等増幅回路が１チツプの
ＩＣに集積化されている近年、発生しやすくなっている
。これは、ＩＣ化されると電源ラインが近づき、又発振
インバータの入力側と出力バッファの出力側が近づき入
力出力間のアイソレーションが十分に施す事ができず、
発振ループを形成しやすくなっている為である。
そこで本発明は、この様な問題点を解決するもので、そ
の目的とするところは、電源投入時に圧電振動子による
発振以外の発振（異常発振）をおさえ、圧電振動子によ
る発振を確実に起す圧電発振回路を提供するところにあ
る。
の目的とするところは、電源投入時に圧電振動子による
発振以外の発振（異常発振）をおさえ、圧電振動子によ
る発振を確実に起す圧電発振回路を提供するところにあ
る。
本発明の圧電発振回路は、
圧電振動子と、発振インバーターと、帰還抵抗と、負荷
容量とから構成される発振部と、 該発振部からの発振信号を増幅する出力バッファ部と、 前記発振部と前記出力バッファ部の間に発振信号を通過
あるいは阻止する発振信号ゲート部と、電源投入直後あ
る一定時間、遅延信号を出力する制御部とから成り、 前記発振信号ゲート部は、前記制御部からの遅延信号に
より制御される事を特徴とする。
容量とから構成される発振部と、 該発振部からの発振信号を増幅する出力バッファ部と、 前記発振部と前記出力バッファ部の間に発振信号を通過
あるいは阻止する発振信号ゲート部と、電源投入直後あ
る一定時間、遅延信号を出力する制御部とから成り、 前記発振信号ゲート部は、前記制御部からの遅延信号に
より制御される事を特徴とする。
本発明の上記の構成により、電源投入直後、発振部にお
いて圧電振動子による発振振幅が十分大きくなる（発振
が十分成長する）までのある一定時間、出力バッファ部
の動作を停止させていて、発振振幅が十分大きくなった
以後出力バッファ部を動作させる為、発振部の入力端と
出力バッファ部の出力側のアイソレーションが、電源ラ
イン及び空間においても十分施され、圧電振動子による
発振が確実に起き、かつ異常発振を確実におさえる事が
可能になる。
いて圧電振動子による発振振幅が十分大きくなる（発振
が十分成長する）までのある一定時間、出力バッファ部
の動作を停止させていて、発振振幅が十分大きくなった
以後出力バッファ部を動作させる為、発振部の入力端と
出力バッファ部の出力側のアイソレーションが、電源ラ
イン及び空間においても十分施され、圧電振動子による
発振が確実に起き、かつ異常発振を確実におさえる事が
可能になる。
以下に本発明の圧電発振回路の実施例を説明する。
第１図は、電源投入直後ある一定時間、遅延信号を出力
する制御部として、電源投入時の電圧を積分する積分回
路と積分電圧を検出する電圧検出回路から構成され、積
分電圧の立上りの遅れ時間・遅延信号を出力する制御部
である場合の一実施例を示す図である。又、第２図は第
１図の動作を説明するタイミング図である。
する制御部として、電源投入時の電圧を積分する積分回
路と積分電圧を検出する電圧検出回路から構成され、積
分電圧の立上りの遅れ時間・遅延信号を出力する制御部
である場合の一実施例を示す図である。又、第２図は第
１図の動作を説明するタイミング図である。
第１図において、圧電振動子１、発振インバーター２、
帰還抵抗３、負荷容量４とから発振部が構成される。５
は、発振部からの発振信号りを増幅する出力バッファで
ある。６は、発振部からの信号りを出力バッファ部へ通
過あるいは阻止する発振信号ゲート部である。抵抗１１
とコンデンサ１２が電源投入時の電圧を積分する積分回
路で、１３と１４が電圧検出回路となっていて、これら
から制御部が構成されている。以上のように構成した圧
電発振回路の各部分の動作の様子を、第２図をもとに説
明する。尚、アルファヘットの記号は、第１図の回路中
の各部分の信号を示している。
帰還抵抗３、負荷容量４とから発振部が構成される。５
は、発振部からの発振信号りを増幅する出力バッファで
ある。６は、発振部からの信号りを出力バッファ部へ通
過あるいは阻止する発振信号ゲート部である。抵抗１１
とコンデンサ１２が電源投入時の電圧を積分する積分回
路で、１３と１４が電圧検出回路となっていて、これら
から制御部が構成されている。以上のように構成した圧
電発振回路の各部分の動作の様子を、第２図をもとに説
明する。尚、アルファヘットの記号は、第１図の回路中
の各部分の信号を示している。
ＶＯＯは、圧電回路に投入される電源電圧、Ａは、制御
部の積分回路の積分電圧、Ｂは、電圧検出回路の出力で
制御部からの遅延信号でもあり、積分電圧がある電圧値
以下のときは“Ｌ ”、ある電圧値以上の時は“Ｈ”を
出力する。ここで積分回路の時定数とある電圧値は、発
振部で圧電振動子の発振が十分成長するのに必要な時間
が得られる様に設定する。Ｇは、発振インバーターのゲ
ート側の発振振幅の成長を表したもので、Ｄは、ドレイ
ン側の発振振幅の成長を表したものである。０は、出力
バッファからの出力で制御部からの遅延信号Ｂが“Ｌ”
のときは、発振信号ゲート部６により“Ｌ′”となり発
振信号が出力されない。 遅延信号Ｂが“ＨＴ＋のとき
は、発振信号を増幅して出力される。
部の積分回路の積分電圧、Ｂは、電圧検出回路の出力で
制御部からの遅延信号でもあり、積分電圧がある電圧値
以下のときは“Ｌ ”、ある電圧値以上の時は“Ｈ”を
出力する。ここで積分回路の時定数とある電圧値は、発
振部で圧電振動子の発振が十分成長するのに必要な時間
が得られる様に設定する。Ｇは、発振インバーターのゲ
ート側の発振振幅の成長を表したもので、Ｄは、ドレイ
ン側の発振振幅の成長を表したものである。０は、出力
バッファからの出力で制御部からの遅延信号Ｂが“Ｌ”
のときは、発振信号ゲート部６により“Ｌ′”となり発
振信号が出力されない。 遅延信号Ｂが“ＨＴ＋のとき
は、発振信号を増幅して出力される。
以上の様に圧電発振回路は、電源投入直後は、発振部の
発振振幅が十分成長するまで出力バッファが停止してお
り、電源リプルも小さく、又空間で発振部の入力側と出
力バッフ下部の出力が静電結合あるいは磁気結合しない
ので、圧電振動子による発振が確実に起き、同時に異常
な発振がおさえられる。そして圧電振動子による発振が
発振部において確実になってから、出力バッファ部へ発
振信号が送られ、増幅された発振信号が出力される。
発振振幅が十分成長するまで出力バッファが停止してお
り、電源リプルも小さく、又空間で発振部の入力側と出
力バッフ下部の出力が静電結合あるいは磁気結合しない
ので、圧電振動子による発振が確実に起き、同時に異常
な発振がおさえられる。そして圧電振動子による発振が
発振部において確実になってから、出力バッファ部へ発
振信号が送られ、増幅された発振信号が出力される。
この様に構成した圧電発振回路は、電源投入時における
、発振部と出力バッファ部のアイソレーションが十分箱
されている為、近年の発振回路の１チツプＩＣ化に大変
有効である。つまり発振回路を１チツプＩＣ化すると圧
電発振回路は小型化されるものの、発振部と出力バッフ
ァ部の電源ラインおよび空間のアイソレーションが十分
に施せなくなっている為である。したがって、安定な発
振の起動が可能でさらに小型化した圧電発振回路が可能
になるわけである。
、発振部と出力バッファ部のアイソレーションが十分箱
されている為、近年の発振回路の１チツプＩＣ化に大変
有効である。つまり発振回路を１チツプＩＣ化すると圧
電発振回路は小型化されるものの、発振部と出力バッフ
ァ部の電源ラインおよび空間のアイソレーションが十分
に施せなくなっている為である。したがって、安定な発
振の起動が可能でさらに小型化した圧電発振回路が可能
になるわけである。
次に第２の実施例として制御部に、発振部からの発振信
号の振幅値を検出して遅延信号を出力する場合を第３図
の回路図および、第４図のタイミング図をもとに説明す
る。
号の振幅値を検出して遅延信号を出力する場合を第３図
の回路図および、第４図のタイミング図をもとに説明す
る。
第３図で、発振部、出力バッファ部、発振信号ゲート部
は、前述実施例と同一構成である。抵抗２１、コンデン
サ２２、電圧検出回路２３．２４は、電源投入時の制御
部のリセット回路である。
は、前述実施例と同一構成である。抵抗２１、コンデン
サ２２、電圧検出回路２３．２４は、電源投入時の制御
部のリセット回路である。
２５は、一方の入力端子がリセット回路からのリセット
信号Ｂを入力し、もう一方の入力端子が発振部からの発
振信号りを入力し、さらに発振振幅検出を行なう、２６
，２７，２８．２９によりフリップフロップ回路を構成
し、発振振幅検出信号Ｃの最初の立上りエツジにより“
Ｌ ”から“Ｈ”に変化し、発振信号ゲート部へ送られ
る遅延信号Ｆとなる。第４図は、以上の動作を説明する
タイミング図であり、発振部の発振信号出力りの振幅が
、ある電圧値を越すと、遅延信号が“Ｌ ”から“Ｈ１
１に変化し、出力バッファから発振信号が増幅され出力
される。ここで振幅検出のある電圧値とは、発振部にお
いて圧電振動子による発振が十分成長するのに必要な時
間を得る様に設定する。
信号Ｂを入力し、もう一方の入力端子が発振部からの発
振信号りを入力し、さらに発振振幅検出を行なう、２６
，２７，２８．２９によりフリップフロップ回路を構成
し、発振振幅検出信号Ｃの最初の立上りエツジにより“
Ｌ ”から“Ｈ”に変化し、発振信号ゲート部へ送られ
る遅延信号Ｆとなる。第４図は、以上の動作を説明する
タイミング図であり、発振部の発振信号出力りの振幅が
、ある電圧値を越すと、遅延信号が“Ｌ ”から“Ｈ１
１に変化し、出力バッファから発振信号が増幅され出力
される。ここで振幅検出のある電圧値とは、発振部にお
いて圧電振動子による発振が十分成長するのに必要な時
間を得る様に設定する。
以上の様に構成すれば、前述の実施例と同様の効果が得
られる。
られる。
次に、発振信号ゲート部６は、前述２例の実施例ではＮ
ＡＮＤ回路で構成したが、第５図に示すアナログスイッ
チ回路や、第６図に示す回路構成でも実現できる。
ＡＮＤ回路で構成したが、第５図に示すアナログスイッ
チ回路や、第６図に示す回路構成でも実現できる。
本発明は、以上説明した様に、圧電発振回路へ電源投入
直後、圧電振動子による発振が十分成長し確実に発振す
るまで出力バッファの動作を停止させる為、発振部と出
力バッファ部の、電源ライン及び、空間を介しての結合
がなく、十分アイソレーションを施す事ができる為、圧
電振動子による発振が確実に起り、かつ異常な発振が防
止できる。
直後、圧電振動子による発振が十分成長し確実に発振す
るまで出力バッファの動作を停止させる為、発振部と出
力バッファ部の、電源ライン及び、空間を介しての結合
がなく、十分アイソレーションを施す事ができる為、圧
電振動子による発振が確実に起り、かつ異常な発振が防
止できる。
又、電源ライン及び空間でのアイソレーションが十分に
施せない１チツプＩＣ化された圧電発振回路ではさらに
有効な回路構成である。
施せない１チツプＩＣ化された圧電発振回路ではさらに
有効な回路構成である。
第１図は、本発明にかかる圧電発振回路の一実施例回路
図。 第２図１よ、第１図の回路の動作を説明するタイミング
図。 第３図は、本発明にかかる圧電発振回路の一実施例回路
図。 第４図は、第３図の回路の動作を説明するタイミング図
。 第５Ｖ及び第６図は、発振信号ゲート部の他の実施例を
示す回路図。 第６図は、従来の圧電発振回路の回路図。 第７図は、第８図の動作を説明するタイミング図である
。 １・・・圧電振動子 ２・・・発Ｉ辰インバーター ３・・・帰還抵抗 ４・・負荷容量 ５・・・出力ハッファ部 ６・・・発振信号ゲート部 １１・・・抵抗 １２・・・コンデンサ １３．１４・・・電圧検出回路 ２１・・・抵抗 ２２・・・コンデンサ ２３．２４・・・電圧検出回路 ２５・・・発振振幅検出回路 ２６、 ２７．２８．２９・・・フ 回路 リップフロップ
図。 第２図１よ、第１図の回路の動作を説明するタイミング
図。 第３図は、本発明にかかる圧電発振回路の一実施例回路
図。 第４図は、第３図の回路の動作を説明するタイミング図
。 第５Ｖ及び第６図は、発振信号ゲート部の他の実施例を
示す回路図。 第６図は、従来の圧電発振回路の回路図。 第７図は、第８図の動作を説明するタイミング図である
。 １・・・圧電振動子 ２・・・発Ｉ辰インバーター ３・・・帰還抵抗 ４・・負荷容量 ５・・・出力ハッファ部 ６・・・発振信号ゲート部 １１・・・抵抗 １２・・・コンデンサ １３．１４・・・電圧検出回路 ２１・・・抵抗 ２２・・・コンデンサ ２３．２４・・・電圧検出回路 ２５・・・発振振幅検出回路 ２６、 ２７．２８．２９・・・フ 回路 リップフロップ
Claims (3)
- （１）圧電振動子と、発振インバーターと、帰還抵抗と
、負荷容量とから構成される発振部と、該発振部からの
発振信号を増幅する出力バッフア部と 前記発振部と前記出力バッフア部の間に発振信号を通過
あるいは阻止する発振信号ゲート部と、電源投入直後あ
る一定時間遅延信号を出力する制御部とから成り 前記発振信号ゲート部は、前記制御部からの遅延信号に
より制御される事を特徴とする圧電発振回路。 - （２）前記制御部は、電源投入時の電圧を積分する積分
回路と、積分電圧を検出する電圧検出回路から構成され
、積分電圧がある電圧値まで上昇するまでの時間、遅延
信号を出力する事を特徴とする請求項１記載の圧電発振
回路。 - （３）前記制御部は、前記発振部からの発振信号の振幅
を検出する回路から構成され、発振信号がある振幅値を
越えるまでの時間、遅延信号を出力する事を特徴とする
請求項１記載の圧電発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19273390A JPH0481009A (ja) | 1990-07-20 | 1990-07-20 | 圧電発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19273390A JPH0481009A (ja) | 1990-07-20 | 1990-07-20 | 圧電発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481009A true JPH0481009A (ja) | 1992-03-13 |
Family
ID=16296165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19273390A Pending JPH0481009A (ja) | 1990-07-20 | 1990-07-20 | 圧電発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481009A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237723A (ja) * | 2001-02-08 | 2002-08-23 | Nippon Precision Circuits Inc | 発振制御回路 |
| US6480071B1 (en) | 1999-11-18 | 2002-11-12 | Seiko Epson Corporation | Piezoelectric oscillator and electronic device |
| JP2013141068A (ja) * | 2011-12-28 | 2013-07-18 | Kyocera Crystal Device Corp | 圧電デバイスおよび周波数調整方法 |
| CN111490734A (zh) * | 2019-01-29 | 2020-08-04 | 精工爱普生株式会社 | 振荡器、电子设备以及移动体 |
-
1990
- 1990-07-20 JP JP19273390A patent/JPH0481009A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480071B1 (en) | 1999-11-18 | 2002-11-12 | Seiko Epson Corporation | Piezoelectric oscillator and electronic device |
| JP2002237723A (ja) * | 2001-02-08 | 2002-08-23 | Nippon Precision Circuits Inc | 発振制御回路 |
| JP2013141068A (ja) * | 2011-12-28 | 2013-07-18 | Kyocera Crystal Device Corp | 圧電デバイスおよび周波数調整方法 |
| CN111490734A (zh) * | 2019-01-29 | 2020-08-04 | 精工爱普生株式会社 | 振荡器、电子设备以及移动体 |
| JP2020123782A (ja) * | 2019-01-29 | 2020-08-13 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
| CN111490734B (zh) * | 2019-01-29 | 2023-12-19 | 精工爱普生株式会社 | 振荡器、电子设备以及移动体 |
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